功率器件发展
功率器件作为目前最为热门的器件之一，低压到高压、从硅基到碳化硅各种性能指标的器件在电网、新能源汽车等各个领域得到了广泛的应用。不同的使用场景，有着不同的性能指标，为了满足这些指标发展出了特色各异的器件。
我们之前介绍了Si-LDMOS器件的仿真，本文介绍SiC_MOS的仿真；从材料特性以及器件结构来提升器件性能。
Figure 1 功率器件简略特性
SiC材料特性
SiC作为第三代半导体材料，在功率器件领域，相对Si的基本特性有着优势。其中4H-SiC特性优于其他多晶SiC。
与功率器件相关的基本性质是：能带宽度、碰撞电离系数、介电常数、导热率、电子亲和力和载流子迁移率。
4H-SiC材料性质影响：
4H-SiC能带宽度是Si的3倍，导致本征载流子比Si低得多，在任一给定电场下碰撞电离系数小得多；
4H-SiC热导率是硅的2~3倍，在大发热量的功率器件中至关重要；
SiC 器件的芯片面积更小，产生的栅极电荷和电容也更小，可以实现更高的开关速度，降低开关损耗。
Figure 2 Si、SiC、GaN材料性能对比
SiC_MOS工作原理与物理模型
SiC MOSFET 器件是利用 SiC 材料的各种物理机理实现运行的，其中本源的物理机理都是由 SiC 内部的载流子运动产生，将其简化分为两个状态，导通状态以及阻断状态。对于功率器件而言，不论是材料的优化亦是结构的创新，目的都在于期望器件导通时电阻无穷小，零功率损耗；器件关断时阻断电压无穷大，漏电流为零，但是在现实物理世界中，两个方向是相悖的，核心在于如何实现导通电阻与阻断电压之间的平衡。
Figure 3 SiC MOSFET阻断特性
SiC MOSFET器件处于阻断状态时能够承受高电压，VG利用外部栅偏置电路 与源极短接，处于零点位，导电沟道消失。而在漏极加载正偏压（Drain Voltage， VD），如图5所示，此时N+区与P-well区形成的J2结反偏，P-well区与N-漂移 区形成的J1结也反偏，此时大部分的电压也落在J1结和N-漂移区中。关断初期， 耗尽层从P-well /N-漂移区（J1结）向低掺杂N-漂移区扩展，形成梯形电场分布， 其峰值电场（Emax）集中于J1界面附近，受SiC高临界电场特性支撑。随着VD升高，N-漂移区电场趋于均匀分布，承担约70%的总阻断电压；可以通过优化掺杂 梯度缓解电场拥挤，抑制边缘击穿风险，也可以利用终端结构进一步调控表面电场， 将横向电场峰值降低30%，避免器件过早发生雪崩击穿。
基本仿真框架：漂移扩散模型、连续性模型、泊松方程
考虑非理想效应：需要适当调整载流子注入、复合、迁移等模型；
碳化硅材料特性模型：非完全电离模型、各向异性模型；
基本仿真框架：
公式 1 漂移扩散电流方程
公式 2 连续性方程
公式 3 Poisson方程
迁移率模型：
迁移率模型是非常重要的模型，它影响了器件建模的准确性。SiC MOSFET 迁移率的散射机制不止一种，例如常数迁移率模型、杂质散射模型、表面迁移率模型；
在非平衡态载流子输运过程中，电子的运动由外电场驱动的定向漂移与多种散射机制（晶格振动、电离杂质、声子）相互作用共同决定，两者通过动量驰豫时间达到动态平衡。当体系处于热平衡态时，电子的速度分布服从费米-狄拉克统计，其热运动呈各向同性，统计平均位移矢量为零，宏观电流密度因此消失。施加外电场后，载流子进入准稳态输运状态，其漂移速度在低场条件下近似为迁移率与电场的乘积，但在高场强时需要引入速度饱和模型修正。该过程可以定量描述为载流子在外场中加速获得动能，并通过与晶格、杂质等散射体的碰撞损失动量，其净漂移速度由动量驰豫时间决定，表现为沿电场方向的统计平衡运动。
仿真BV特性：碰撞电离模型
功率半导体器件的核心电学特性体现为高压阻断能力，这是源于智能电网与电力电子变换器系统中对于控制更大功率级的需求，这也推动更高击穿电压功率器件的迭代优化。
SiC功率器件的高压阻断能力是源于SiC材料的宽禁带特性（~3.2 eV）和高临界击穿场强（~3 MV/cm）特性。而器件击穿通常指的是器件在强电场下失去阻断能力，电流急剧增加的现象，而碰撞电离即是载流子在强电场中获得足够能量后与晶格原子碰撞产生新的电子-空穴对的过程，其物理本质源于载流子生成率与复合率的动态平衡破坏。以雪崩击穿为例，当电场强度大于耗尽区临界值时（SiC-VDMOSFET 是 3×107 V/cm），高能载流子被加速进而与晶格碰撞产生二次电子-空穴对，新载流子同样被电场加速并引发更多的电离事件，形成雪崩倍增。电离率随着电场强度指数增长，导致载流子浓度n满足雪崩条件：
公式 4 载流子在高电场作用下，通过碰撞电离产生电子空穴对。即通过载流子生成模型来描述击穿特性。
公式 5 Mozz默认通过VanOverstraeten模型来计算碰撞电离模型中的电离系数α
碳化硅材料特性模型：
对于4H-SiC 来说，杂质并不是像在Si材料里一样可以完全离化，而是不完全离化的，且这不完全离化和温度相关，这对器件的特性有着重要的影响。我们用不完全离化模型来表示这种现象。
公式 6 非完全电离模型
对于 4H-SiC 来说，随着温度的升高，其禁带宽度会减小。引入禁带宽度变窄模型
公式 7 禁带宽度变窄模型
平面SiC_MOS器件结构
本案例为最简单的SiC平面mos结构，相对Si-LDMOS仿真，在更换材料后BV大幅度提升。从LDMOS BV=30.8V提高到461V。
Figure 4 通过Mozz实现SiC_MOS结构搭建与性能分析
功率器件仿真中，为了让电场均匀分布，以及加快仿真速度。常使用的方法是仿真器件一半，再通过对称操作获得完整器件。
Figure 5 基于Mozz-mprocess的器件结构实现平面SiC平面MOS
实际平面SiC MOS器件并不是上图结构，上图结构是将Si-MOS结构中的Si材料简单替换为SiC。现在主流SiC器件结构已经发展为VDMOS等垂直MOS结构。
平面SiC_MOS性能仿真
我们可以通过Mozz-mdevice模块，完成器件的基本状态分析。结合碰撞电离模型对SiC器件BV特性进行分析；
图表 1 转移曲线用于提取Vt
图表 2 输出曲线用于提取导通电阻Rds(on)
图表 3 BV特性曲线提取击穿电压
SiC_VDMOS器件结构
图6为垂直扩散(Vertical-Diffused，VD)场效应晶体管基本元胞结构的横截面图。这种器件结构的制造过程为：
先在重掺杂N*衬底上生长一层N型外延层，由P型基区与N+源区的两次横向扩散结深之差形成沟道，这两个区域在离子注人过程中都是通过栅自对准工艺注入各自的掺杂杂质。为了能在栅电极下进行高温杂质扩散，栅电极必须为难熔材料，比如多晶硅。
当不加栅压，漏极加正偏压时，VD-MOSFET结构可以承受高压。此时，P型基区与N漂移区构成的J结反偏，电压主要由厚的轻掺杂N漂移区承受。栅电极上加正电压时，VD-MOSFET结构中产生漏极电流。在栅电极下方的P型基区表面形成反型层，当漏极加正偏压时反型层沟道提供了从源到漏的电子传输路径。
电子从源区通过沟道后，进入位于器件上表面的N型漂移区，然后穿过VD-MOSFET结构内相邻P型基区之间的窄JFET区域。由于电流必须完全通过JFET区域，因而增大了VD-MOSFET结构的内阻。
为了最大限度地降低器件内阻，需要设计最优的栅宽（W。）。此外，通常也会通过增加JFET区掺杂浓度来降低JFET 电阻。
Figure 6 VD-MOSFET器件结构
SiC_VDMOS性能仿真
简化工艺搭建的VDMOS结构
Figure 7 mprocess-module
Figure 8 VDMOS结构生成
SiC_VDMOS性能仿真
图表 4 转移曲线用于提取Vt
图表 5 BV特性曲线提取击穿电压
相对SiC平面mos结构，在修改器件结构后BV大幅度提升。从LDMOS BV=461VV提高到978.42V。
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