Cadence Allegro实战：从规则设定到覆铜完成的PCB设计全流程解析

1. Cadence Allegro设计规则设置：从零开始构建约束体系

第一次打开Cadence Allegro的约束管理器时，相信很多新手都会被密密麻麻的参数吓到。别担心，我刚开始接触时也一头雾水，但实际这些规则就像交通信号灯——看似复杂，实则都是为了确保PCB设计的"交通安全"。让我们从最基础的线宽规则开始，逐步搭建完整的设计约束体系。

线宽设置是PCB设计的基石。在Allegro中，我习惯先创建两个物理规则集：一个是默认的Default规则，另一个是专门为电源网络准备的Power规则。Default规则通常设置为6-8mil（根据板厂工艺能力调整），而Power规则则需要更宽的走线，我一般设置为20mil起步。这里有个实用技巧：在Physical Constraint Set界面，记得勾选"Allow neck mode"选项并设置neck宽度（比如15mil），这样在布线密集区域，软件会自动缩窄走线以避开障碍。

过孔选择往往被新手忽视，但实际影响着板子的可靠性。对于常规两层板，VIA10_18（孔径10mil，焊盘18mil）是个不错的起点。在Constraint Manager的Via列表中添加这个过孔后，我强烈建议为电源网络单独创建Via分配规则。具体操作是：在Net层级下找到3V3、5V等电源网络，右键选择"Assign Via List"，这样电源走线换层时会自动使用指定过孔。

间距规则设置有个高效技巧：在Spacing Constraint Set界面，先选择"All Layers"，然后在Default间距值输入框直接输入8（单位mil），这时所有间距参数会同步更新。但要注意差分对和特殊信号（如晶振）需要单独设置。我曾在一次设计中忘记设置晶振网络的间距，导致串扰问题，这个教训让我养成了设置完通用规则后立即处理特殊信号的习惯。

提示：在规则设置完成后，一定要点击Analyze模式下的"All Constraints"进行全面检查，这个步骤能帮你发现规则冲突或遗漏。

2. 元器件布局的艺术：从原理图到PCB的思维转换

很多工程师把布局简单理解为"把元件摆整齐"，这其实是个误区。好的布局需要考虑信号流向、散热路径、机械应力等多重因素。我的经验是：布局前先花10分钟在纸上勾勒信号流程图，标注关键元件（如MCU、电源芯片、接口等）的相对位置，这个习惯让我少走了很多弯路。

以STM32控制板为例，我通常遵循"电源路径->核心元件->外围电路"的布局顺序。首先放置电源模块（LDO、DC-DC等），确保输入输出电容就近摆放；然后是STM32芯片及其去耦电容（每个电源引脚配一个0.1uF电容，尽量靠近引脚）；最后是外围接口和指示灯。有个细节很容易被忽略：USB接口等ESD敏感器件要预留足够空间，方便后期添加TVS二极管。

Allegro的布局工具中有几个实用功能：

• 使用"Place->Manually"时，勾选"Advanced Settings"下的"Auto pan"选项，元件移动时会自动平移视图
• 按F5可以快速切换元件旋转角度（默认45°，可在User Preferences中修改）
• 组合使用"Show Ratsnest"和"Hide Ratsnest"功能（快捷键F6/F7）可以清晰查看连接关系

我曾接手过一个布局糟糕的板子，MCU距离串口芯片过远，导致信号完整性问题。后来我采用"信号源->终端"的直线距离最小化原则重新布局，问题迎刃而解。这也验证了一个真理：好的布局是成功布线的一半。

3. 交互式布线实战：从基础走线到高级技巧

当完成布局后，看着密密麻麻的飞线（ratsnest），新手常会感到无从下手。我的建议是：先处理电源网络，再布关键信号线（如时钟、差分对），最后处理普通IO线。在Allegro中，使用"Route->Connect"命令（快捷键F3）开始布线时，有几个参数需要特别注意：

• "Bubble"模式：推荐选择"Hug preferred"或"Shove preferred"，前者会尽量贴合已有走线，后者会自动推开障碍
• "Corners"设置：45°转角比直角更利于信号传输，我习惯设为"45"
• "Line width"：如果设置了物理规则，这里会自动继承，但可以临时调整

差分对布线是很多人的痛点。除了要在约束管理器中正确定义差分对外，实际操作时建议：

1. 先使用"Route->Create Differential Pair"生成差分对
2. 布线前在控制面板勾选"Auto spacing"和"Auto width"
3. 按Tab键可以实时调整线距和线宽
4. 完成后用"Analyze->Electrical DRC"检查等长误差

对于密集区域布线，我总结出一个"三层突破法"：先用自动布线完成70%的常规走线，然后手动处理关键路径，最后用"Slide"命令（F4）微调优化。记得随时使用"Display->Show Element"检查网络连接状态，避免遗漏。

4. 覆铜与地平面处理：不仅仅是铺满铜皮那么简单

很多工程师认为覆铜就是简单铺个铜皮接GND，其实这里面大有学问。在Allegro中使用"Shape->Polygon"命令开始覆铜时，首先要考虑的是铜皮与走线的间距。我一般设置15-20mil的clearance，对于高压部分会增加到30mil以上。

电源覆铜特别需要注意电流路径。以3V3网络为例：

1. 先用"Polygon"绘制覆盖整个电源区域的铜皮
2. 右键选择"Assign Net"指定为3V3网络
3. 在"Shape Parameters"中将"Dynamic fill"设为"Smooth"
4. 设置合适的连接方式：小焊盘用十字连接（Thermal Relief），大焊盘用全连接

地平面处理更考验经验。我的做法是：

• 底层尽量保持完整地平面，避免分割
• 表层地覆铜使用"Lattice"网格状铺铜（30%左右开口率），兼顾EMI和板子应力
• 在信号线换层处就近添加接地过孔，形成良好的回流路径

一个常见错误是覆铜后忘记设置"Shape->Global Dynamic Params"中的参数，导致铜皮更新异常。我建议覆铜完成后执行以下检查：

1. 查看所有铜皮是否正确连接目标网络
2. 检查是否有孤岛铜皮（使用"Shape->Delete Islands"清理）
3. 确认关键信号线周围有足够clearance
4. 最后运行"Database Check"确保没有DRC错误

记得第一次独立完成PCB设计时，我兴奋地准备发板，幸好同事提醒我检查覆铜与板边的间距。原来我忘了设置"Route Keepin"区域，差点酿成大错。现在每次覆铜后，我都会双击板框线查看属性，确保铜皮距离板边至少有20mil间距。