1. 差分布线：高速信号的"双人舞"
我第一次接触差分布线是在设计一个LVDS视频传输模块时。当时单端走线的画面总是出现雪花点，换成差分对后图像立刻变得清晰稳定。这种"神奇"的效果让我意识到，差分信号就像配合默契的双人舞者，通过精妙的配合抵消外界干扰。
差分对的本质是发送端同时驱动两根线，一根传输原始信号，另一根传输反向信号。接收端通过比较两者的电压差来还原数据。这种设计带来三个核心优势：
共模噪声免疫：当电磁干扰同时作用于两根线时（比如附近电源线的串扰），由于接收端只检测差值，噪声会被自动抵消。实测中，在电机控制板旁布置差分线，误码率比单端线降低90%以上。
EMI抑制：两根线产生的电磁场方向相反，在理想情况下会相互抵消。我曾用近场探头测试过，相同频率下差分线的辐射强度比单端线低15dB以上。
时序稳定：信号跳变发生在两根线的交叉点，不受电压阈值漂移影响。在DDR4内存设计中，差分时钟的抖动比单端时钟小30ps左右。
布线时要注意三个黄金法则：
等长：长度差控制在5mil（0.127mm）以内，我用TDR测试发现，10mil的长度差会导致眼图高度下降20%
等距：全程保持线间距一致（±10%），阻抗突变会引起反射。常见100Ω差分对的线宽/间距组合：
板材参数 线宽(mil) 间距(mil) FR4 4层板 5 7 高频板材 4 6 紧耦合：两根线尽量靠近（3W原则），但要注意避免与其它差分对耦合。在HDMI接口布线时，不同差分对间距要大于2倍线宽。
2. 蛇形布线：时序校准的"弹簧刀"
设计DDR3内存布线时，我曾因为忽略时钟线与数据线的时序匹配，导致系统频繁崩溃。后来通过蛇形布线调整延时，问题迎刃而解。这种看似"绕远路"的走线方式，实则是高速设计的精密延时工具。
蛇形布线的核心参数是：
- 振幅(A)：通常为3-5倍线宽，过大会增加串扰
- 周期长度(P)：建议大于2A，我的经验值是3A时延时最稳定
- 耦合距离(S)：平行线段间距要大于3W，否则近端串扰(NEXT)会超过-30dB
实际操作中有几个关键技巧：
- 45度转角：直角转弯会产生阻抗不连续，用两个135度转角代替能减少反射
- 分段匹配：在每组信号线中先完成90%布线，最后统一用蛇形线补足长度
- 禁布区设置：在AD软件中设置自动避开敏感区域（如时钟线附近）
要注意的是，蛇形线会引入额外寄生电容。实测显示，每增加1英寸蛇形线，上升时间会延长约10ps。在USB3.0布线时，蛇形部分最好不要超过总长度的15%。
3. 等长布线：数据同步的"指挥家"
在千兆以太网设计中，我遇到过四组差分对长度差达到200mil的情况，导致网络吞吐量直接腰斩。等长布线就像乐团指挥，确保所有信号同步到达。
现代EDA工具提供三种等长控制方式：
- 规则驱动：设置长度公差（如±50mil），布线时实时显示长度差
- 匹配组：将相关信号设为组（如DDR的DQ组），组内自动平衡
- 手动调整：通过添加蛇形段或调整走线路径
以DDR4为例，等长要求如下：
- 时钟与数据线：±50mil
- 同组数据线：±20mil
- 地址/控制线：±100mil
在Altium Designer中实现等长布线的步骤：
1. 右键点击网络 -> Properties -> 设置Length规则 2. 布线时按"TAB"调出长度监控面板 3. 使用"Shift+A"快捷键激活自动蛇形布线 4. 观察绿色进度条，满格表示达到目标长度4. 黄金三角的协同作战
最近设计的一个FPGA图像处理板完美诠释了三种技术的配合：LVDS输入用差分布线（100Ω阻抗），DDR3颗粒用蛇形线做时序匹配（长度差<15mil），视频输出接口用等长布线（8组差分对误差<5mil）。
实战中要注意几个协同要点：
- 优先级排序：先保证差分对的等距，再调整等长，最后用蛇形线微调
- 层叠规划：高速信号尽量布置在相邻层，如LVDS走L3层，其参考层L2和L4都要完整地平面
- 跨分割处理：不可避免跨越分割区时，在两侧放置0.1uF电容提供回流路径
一个典型的6层板层叠方案：
| 层序 | 用途 | 厚度(mil) |
|---|---|---|
| L1 | 信号+差分对 | 3.5 |
| L2 | 完整地平面 | 4.0 |
| L3 | 高速信号 | 3.5 |
| L4 | 电源平面 | 4.0 |
| L5 | 低速信号 | 3.5 |
| L6 | 焊接层 | 2.0 |
最后要记住，所有规则都要服务于信号完整性。有次为了追求严格等长，我把差分对拆开绕线，结果导致阻抗不连续。后来改用局部蛇形调整，既满足时序又保证波形质量。
