文章目录
- 1. （设计题）用Verilog设计一个5分频器，要求输出时钟占空比为50%。（10分）
- 2. （简答题）请简述数字后端P&R（布局布线）的完整流程。（10分）
- 3. （设计题）请使用一个2选1的MUX和一个INV（反相器）实现异或门（XOR），画出电路图并说明原理。（10分）
- 4. （概念题）请解释恢复时间（Recovery Time）和移除时间（Removal Time）的概念，并说明它们与建立/保持时间的异同。（10分）
- 5. （时序分析题）已知时钟周期为T，时钟到寄存器输出延时为Tco，寄存器的建立时间为Tsetup，保持时间为Thold。请推导逻辑路径延时Tdelay需要满足的建立时间约束和保持时间约束（不考虑时钟网络延时偏差）。（10分）
- 6. （概念题）请描述锁存器（Latch）和D触发器（DFF）的概念，并说明两者的主要区别。（10分）
- 7. （概念题）请说明同步电路和异步电路的区别。（10分）
- 8. （概念题）什么是IR-drop？哪些区域容易产生IR-drop问题？如何缓解？（10分）
- 9. （设计题）如何对异步输入信号进行同步处理？请说明常用同步器的结构和原理。（10分）
- 10. （设计题）设计一个序列检测器，检测输入串行比特流中的“1101”序列（可重叠）。画出状态转移图，用Verilog实现（三段式状态机），并编写能够达到100%状态覆盖率的测试用例。（15分）
- 11. （概念题）什么是门级仿真（后仿）？如果有一个通过I2C接口配置的设备，针对门级仿真应运行哪些类型的测试用例？（10分）
- 12. （时序约束题）请对下图中的输入时钟`CLK_IN`和输入数据`DATA_IN`进行时序约束（用SDC格式）。（10分）
- 13. （调试分析题）在门级仿真波形中出现了不定态`X`，怀疑是时序违例导致。请问如何定位`X`的来源及违例类型？（10分）
- 14. （概念题）请描述ECO流程，包括pre-mask ECO和post-mask ECO的区别。（10分）
- Pre-mask ECO（流片前ECO）
- Post-mask ECO（流片后ECO/金属层ECO）
- 15. （后端设计题）如何解决布线拥塞（Routing Congestion）问题？请列举常用方法。（10分）
- 布图规划阶段（Floorplan）
- 布局阶段（Placement）
- 时钟树综合与布线阶段
- 其他技术
- 16. （电路分析题）请用与门、或门、非门和D触发器画出以下RTL代码所描述的电路。（10分）
- 17. （功耗分析题）芯片功耗分为哪几种类型？请描述降低每种功耗的方法。（10分）
- 1. 动态功耗（Dynamic Power）
- 2. 静态功耗（Static Power / Leakage Power）
- 3. 短路功耗（Short-Circuit Power / Crowbar Current）
- 18. （设计题）两个模块A和B共享一个单端口RAM，请设计一个仲裁器（Arbiter），要求如下：（15分）
- 19. （电路实现题）请用DFF和NOR/NAND/INV门实现以下RTL逻辑。（10分）
1. （设计题）用Verilog设计一个5分频器，要求输出时钟占空比为50%。（10分）
答案与解析：
5分频且占空比50%需要输出时钟在2.5个输入时钟周期为高、2.5个周期为低，这需要利用双边沿特性或通过更高频率的中间分频实现。典型方法是先产生一个占空比非50%的5分频信号（如3高2低），再用双边沿触发生成占空比50%的输出。
参考Verilog代码：
module clk_div5_50duty ( input wire clk_in, input wire rst_n, output wire clk_out ); reg [2:0] cnt; reg clk_pos, clk_neg; // 上升沿计数器 always @(posedge clk_in or negedge rst_n) begin if (!rst_n) cnt <= 3'd0; else if (cnt == 3'd4) cnt <= 3'd0; else cnt <= cnt + 1'b1; end // 上升沿触发生成的中间信号（占空比3:2） always @(posedge clk_in or negedge rst_n) begin i
