用FPGA和STM32F103搭建一个串口数据转发器：从硬件连接到Verilog代码调试全流程

FPGA与STM32串口数据转发器实战：从硬件设计到代码调试全解析

在嵌入式系统开发中，FPGA和微控制器的协同工作已经成为提升系统性能的常见方案。本文将带您深入探索如何利用FPGA（EP4CE10）和STM32F103RCT6构建一个高效的串口数据转发器，这个项目不仅适合FPGA初学者实践，也能为有经验的开发者提供硬件协同设计的参考。

1. 项目规划与硬件设计

1.1 系统架构设计

串口数据转发器的核心功能是在两个串口设备间建立双向通信桥梁。我们的设计采用FPGA作为数据缓冲和中转站，STM32负责协议处理和流量控制，这种分工充分发挥了两者的优势：

• FPGA优势：并行处理能力、精确时序控制、大容量数据缓冲
• STM32优势：复杂协议处理、灵活的中断管理、丰富的周边接口

系统数据流向示意图：

上位机A <--> STM32(UART2) <--> FPGA(UART1) <--> 上位机B

1.2 关键硬件组件选型

1.3 硬件连接细节

FPGA与STM32的接口连接需要特别注意电平匹配和信号完整性：

// FPGA端引脚分配示例 set_location_assignment PIN_E1 -to sys_clk set_location_assignment PIN_M1 -to sys_rst_n set_location_assignment PIN_B12 -to uart1_txd set_location_assignment PIN_A12 -to uart1_rxd set_location_assignment PIN_D12 -to uart2_txd set_location_assignment PIN_C12 -to uart2_rxd

提示：实际布线时，UART信号线应尽量短，避免平行走线以减少串扰。对于长距离连接，建议添加适当的终端电阻。

2. FPGA逻辑设计与实现

2.1 UART核心模块设计

FPGA端的UART控制器采用Verilog实现，包含独立的收发模块。与常见的软核方案相比，硬件实现的UART具有更精确的时序控制和更低的处理器开销。

发送模块的关键状态机设计：

always @(posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) begin tx_state <= IDLE; bit_cnt <= 0; uart_txd <= 1'b1; end else begin case(tx_state) IDLE: if (tx_start) begin tx_state <= START; uart_txd <= 1'b0; end START: if (bit_tick) begin tx_state <= DATA; uart_txd <= tx_data[0]; bit_cnt <= 1; end // ...其他状态转移逻辑 endcase end end

2.2 双缓冲FIFO设计

为解决两端设备速度不匹配问题，我们实现了两个方向的独立FIFO缓冲：

• 写入控制：检测UART接收完成信号上升沿
• 读取控制：基于数据包尾标识(0x65)触发
• 状态标志：空、满、接近满等多级状态指示

FIFO实例化代码示例：

uart_fifo uart1_to_uart2_fifo ( .wrclk(sys_clk), .wrreq(uart1_wr_en), .data(uart1_rx_data), .wrfull(uart1_fifo_full), .rdclk(sys_clk), .rdreq(uart1_rd_en), .q(uart2_tx_data), .rdempty(uart1_fifo_empty) );

2.3 时钟域与时序约束

尽管本设计采用单时钟域，但仍需注意关键路径的时序约束：

# Quartus时序约束示例 create_clock -name sys_clk -period 20 [get_ports sys_clk] set_input_delay -clock sys_clk 5 [get_ports uart*_rxd] set_output_delay -clock sys_clk 5 [get_ports uart*_txd]

注意：高波特率(如256000)下，必须验证时序报告中的建立/保持时间余量是否满足要求。

3. STM32固件开发

3.1 双串口中断配置

STM32端需要同时处理两个USART的中断，合理配置中断优先级至关重要：

void USART_Config(void) { // USART1配置（连接FPGA） USART_InitStructure.USART_BaudRate = 256000; USART_InitStructure.USART_WordLength = USART_WordLength_8b; USART_Init(USART1, &USART_InitStructure); // 中断优先级设置 NVIC_InitStructure.NVIC_IRQChannel = USART1_IRQn; NVIC_InitStructure.NVIC_IRQChannelPreemptionPriority = 1; NVIC_Init(&NVIC_InitStructure); // USART2配置（连接上位机）... }

3.2 数据包处理机制

STM32采用状态机方式处理数据包，提高系统可靠性：

1. 空闲状态：等待起始字符
2. 接收中：填充缓冲区，检查长度
3. 完成状态：校验通过后触发转发

对应的中断服务例程：

void USART1_IRQHandler(void) { uint8_t data = USART_ReceiveData(USART1); if(rx_state == RX_IDLE && data == START_FLAG) { rx_state = RX_ACTIVE; rx_index = 0; } else if(rx_state == RX_ACTIVE) { buffer[rx_index++] = data; if(data == END_FLAG || rx_index >= MAX_LEN) { rx_state = RX_COMPLETE; process_packet(buffer, rx_index); } } }

3.3 流量控制实现

为防止缓冲区溢出，实现了硬件流控和软件流控双机制：

• 硬件流控：使用RTS/CTS信号线
• 软件流控：XON/XOFF协议
• 动态缓冲：根据负载情况调整FIFO水位线

4. 系统集成与调试

4.1 联合调试技巧

实际调试中遇到的典型问题及解决方案：

4.2 测试方案设计

全面的测试应该包含以下几个维度：

1. 功能测试：

   • 单向传输测试
   • 双向同时传输测试
   • 大数据量压力测试

2. 性能测试：

   • 不同波特率下的吞吐量
   • 不同包长下的延迟分布
   • 长时间运行的稳定性

3. 异常测试：

   • 突然断电恢复测试
   • 错误数据注入测试
   • 极端温度环境测试

4.3 性能优化建议

通过实际测试后，我们总结出以下优化方向：

• FPGA端：

  • 采用DMA方式批量传输数据
  • 实现自适应波特率检测
  • 添加数据压缩预处理

• STM32端：

  • 使用双缓冲机制减少拷贝开销
  • 优化中断服务例程的执行路径
  • 实现动态时钟调整策略

在完成基础功能后，可以考虑扩展为通用串口协议转换网关，支持Modbus、CAN等多种工业协议转换，这需要增加相应的协议栈实现和配置接口。