一、在不进行任何说明情况下axilite + ap_memory约束数组
1.在这种情况下，会将接口数组综合为内部RAM，不再是单纯的接口了，而是实实在在的要消耗资源的
2.只不过这个RAM对外，这里的对外指的是CPU或者ARM，对外的接口是axilite，通过axilite来访问RAM的地址，从而实现对RAM的读写操作
3.这种情况，不管你用resource怎么约束，最终都是单口RAM
二、如何实现axilite + ap_memory约束数组，实现双口RAM呢
1.首先，实现不了双口RAM
2.可以将一个RAM变成两个RAM，从而得到类似或者近似双口RAM的功能
#pragma HLS ARRAY_PARTITION variable=port_mem block factor=2 dim=1
#pragma HLS INTERFACE s_axilite port=port_mem bundle=CONTROL_BUS
使用上面的两条约束指令，从而将一个单口RAM变成两个单口RAM，同时操作两个RAM这样来实现乒乓访问，从而能够提高吞吐量，也就是II变小，但是
这个改变不了latency.
