TSMC 18nm工艺下低功耗高PSR电流模Bandgap基准设计实战
在先进工艺节点下设计高性能带隙基准电路，就像在钢丝上跳舞——既要满足纳米级器件的苛刻约束，又要实现亚毫伏级的精度要求。当我在去年参与一个物联网芯片项目时，深有体会：团队在TSMC 18nm工艺上设计的传统电压模Bandgap遭遇了滑铁卢，PSR仅-32dB且功耗超标40%。这段经历促使我系统研究了电流模架构在先进节点下的独特优势，本文将分享基于低压Cascode电流镜的完整设计方法论。
1. 工艺特性与架构选择
TSMC 18nm工艺的器件特性像一把双刃剑。其3.3V I/O器件典型参数如下表所示：
| 器件类型 | 阈值电压(Vth) | 衬偏效应影响 | 匹配特性(σ) |
|---|---|---|---|
| PMOS3V | 0.7±0.05V | +0.3V | 1.2mV·μm |
| NMOSMVT3V | 0.5±0.04V | +0.25V | 1.0mV·μm |
| PNP (10μA时) | Vbe≈0.7V | - | 0.5mV |
低压Cascode电流镜的选择依据：
- 传统堆叠结构需要至少2V的裕度（Vth_p+Vth_n+Vdsat×2），在3.3V供电下余量不足
- 自偏置低压结构通过动态电平移位，将裕度需求降至1.2V（Vth+Vdsat×2）
- 电流模架构相比电压模的优势：
- 天然避免运放的稳定性问题
- 通过电流复制实现多路基准输出
- 更易实现温度曲率补偿
* 低压Cascode偏置核心电路示例 M6 (C C D vdd) pmos3v W=2u L=0.18u M7 (D C D vdd) pmos3v W=2u L=0.18u R8 (C vdd) 50k R9 (D vdd) 50k注意：实际布局时需要将M6-M7做成共质心结构，R8-R9采用蛇形匹配布局，以降低工艺梯度影响
2. 电路实现细节剖析
启动电路的设计往往被轻视，却是决定量产良率的关键。我们的方案采用三级渐进式启动：
- 初始充电阶段：M3在100ns内对核心节点预充电
- 正反馈锁定阶段：Bandgap正温度系数支路开始工作
- 关闭隔离阶段：Vbias达到0.7V后完全关断启动通路
图示：包含低压Cascode电流镜和温度补偿电阻网络的完整架构
关键设计方程： 零温度系数电流由正负温度系数电流合成：
I_ptat = ΔVbe/R1 = (VT·lnN)/R1 (正斜率) I_ctat = Vbe/R3 (负斜率) I_ref = I_ptat + K·I_ctat (零温度系数)其中K值通过蒙特卡洛仿真优化，在TSMC 18nm下典型值为8.3±0.5
3. 仿真流程与结果优化
完整的仿真验证需要建立三级验证体系：
3.1 基础特性验证
# Spectre仿真脚本示例 simulator lang=spectre tempSweep -40 125 5 # 温度扫描 dc VDD 2.7 3.6 0.1 # 线性调整率 ac dec 10 1 1G # PSR分析 tran 1n 1u # 启动特性3.2 工艺角验证组合
| 工艺角 | 温度范围 | 供电电压 | 蒙特卡洛次数 |
|---|---|---|---|
| FF | -40~125℃ | ±10% | 100 |
| SS | -40~125℃ | ±10% | 100 |
| TT | -40~125℃ | 标称值 | 500 |
3.3 关键指标优化记录
PSR提升技巧：
- 在电源到地之间添加10pF去耦电容
- 采用R-C-R滤波网络对偏置电压滤波
- 优化电流镜尺寸比(W/L)从2/0.18调整为3/0.22
功耗控制方法：
- 将支路电流从10μA降至7μA
- 采用亚阈值区工作的启动器件
- 优化电阻值比例降低电压降
最终仿真结果：
- 温度系数：9.2ppm/℃ (FF) ~ 11.5ppm/℃ (SS)
- PSR：-52dB@100kHz
- 静态功耗：23μA@3.3V
4. 量产注意事项
在tape-out前的设计评审中，我们总结了这些血泪教训：
版图实现要点：
- 所有电流镜器件必须采用共质心+ dummy结构
- 匹配电阻使用同一材料层（如RPOLY）
- BJT要远离功率器件至少50μm
测试校准流程：
- 首先在室温下验证基准电压值
- 进行-40℃/125℃高低温循环测试
- 用网络分析仪测量PSR特性
- 电源注入100mV纹波验证动态性能
一个容易被忽视的细节是封装应力影响——我们在首次工程批发现基准电压有0.3%的偏移，最终通过优化焊盘布局解决了这个问题。建议在芯片角落放置应力监测PAD，用于后期trimming参考。
