紫光同创PDS在线仿真避坑指南：手把手教你处理信号被优化的问题（附完整代码）

紫光同创PDS在线仿真避坑指南：信号被优化的实战解决方案

第一次在紫光同创PDS环境中跑仿真时，看到波形窗口里空空如也的尴尬场景至今记忆犹新——明明代码里定义了一堆调试信号，综合器却像清洁工一样把它们"优化"得干干净净。这种经历对于FPGA开发者来说简直是成长必经之路，特别是当我们从Xilinx或Altera生态转向国产工具链时，PDS的综合优化策略常常会给我们"惊喜"。

1. 信号消失的典型症状与快速诊断

当你在PDS仿真波形中找不到关键信号时，别急着怀疑自己的代码能力——这大概率是综合器的优化行为在作祟。不同于功能仿真阶段能看到所有信号，在线仿真（也称为后仿真）会经历综合与布局布线流程，此时综合器会根据一系列优化规则对设计进行"瘦身"。

如何判断信号是被优化而非代码错误？这里有几个明显的特征：

• 在RTL仿真阶段信号可见，但生成Bitstream后的在线仿真中消失
• 综合日志中出现"optimizing away unused register"类警告
• 信号名称在网表中存在但被标记为"unconnected"
• 关键路径分析报告中缺失预期信号

小技巧：PDS的综合报告通常位于<project_dir>/syn/reports目录下，搜索"optimiz"关键词能快速定位被优化的信号。

注意：信号被优化不一定是错误，综合器默认会移除不影响最终输出的中间信号以节省资源。问题在于当我们需要观察这些信号进行调试时，这种"贴心"行为反而成了障碍。

2. 深入理解PDS的综合优化策略

紫光同创PDS的综合器采用类似Synopsys Design Compiler的优化策略，但针对国产FPGA架构做了特殊适配。其优化行为主要发生在三个层级：

为什么wire比reg更容易被优化？这是因为：

1. wire通常表示中间连接，不涉及状态保持
2. 未驱动或单驱动的wire会被视为冗余
3. 寄存器至少需要时钟资源，优化门槛更高

// 典型被优化案例 module vulnerable( input clk, output reg [7:0] cnt ); wire [7:0] next_cnt = cnt + 1; // 可能被优化 always @(posedge clk) cnt <= next_cnt; endmodule

3. 防优化指令的精准应用技巧

PDS提供了两类防优化指令，它们的应用场景和语法有微妙差异：

3.1 syn_preserve与syn_keep的正确用法

• syn_preserve：针对寄存器信号
  • 必须紧接在reg声明之后
  • 保持寄存器的物理存在
  • 会阻止寄存器合并优化

reg [3:0] debug_state /*synthesis syn_preserve=1*/; // 正确位置

• syn_keep：针对wire型信号
  • 适用于组合逻辑中间结果
  • 保持网络连接完整性
  • 不影响逻辑优化但保留信号名称

wire [15:0] data_path /*synthesis syn_keep=1*/ = raw_data << shift;

常见误区：

1. 将指令放在行尾分号之后（无效）
2. 对模块端口使用这些指令（应在内部信号使用）
3. 混淆两种指令类型（reg用keep无效）

3.2 指令的布局布线影响

添加防优化指令会带来一定的资源开销：

提示：在关键时序路径上过度使用syn_preserve可能导致时序违例，建议在调试完成后选择性移除。

4. 完整实战案例：从问题到解决

让我们通过一个具体的PDS工程示例，完整演示问题排查和解决流程。这个UART接收器案例中，状态机信号在仿真时神秘消失。

4.1 原始问题代码

module uart_rx( input clk, input rst_n, input rx_data, output [7:0] data_out ); reg [2:0] state; // 仿真中消失的状态寄存器 reg [3:0] bit_cnt; reg [7:0] shift_reg; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin state <= 3'b0; bit_cnt <= 4'b0; end else begin case(state) 0: if(!rx_data) state <= 1; 1: begin shift_reg[bit_cnt] <= rx_data; if(bit_cnt == 7) state <= 2; bit_cnt <= bit_cnt + 1; end 2: state <= 0; endcase end end assign data_out = (state == 2) ? shift_reg : 8'h0; endmodule

4.2 修改后的防优化版本

module uart_rx( input clk, input rst_n, input rx_data, output [7:0] data_out ); reg [2:0] state /*synthesis syn_preserve=1*/; // 添加保护 reg [3:0] bit_cnt; reg [7:0] shift_reg; // 新增调试信号 wire [1:0] debug_flags /*synthesis syn_keep=1*/ = {state[0], rx_data}; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin state <= 3'b0; bit_cnt <= 4'b0; end else begin case(state) 0: if(!rx_data) state <= 1; 1: begin shift_reg[bit_cnt] <= rx_data; if(bit_cnt == 7) state <= 2; bit_cnt <= bit_cnt + 1; end 2: state <= 0; endcase end end assign data_out = (state == 2) ? shift_reg : 8'h0; endmodule

4.3 验证步骤

1. 在PDS中重新综合工程
2. 查看日志确认无优化警告
3. 启动在线仿真
4. 添加state和debug_flags到波形窗口
5. 验证信号可见性

5. 高级防护策略与调试技巧

除了基本的防优化指令，经验丰富的工程师还会采用以下策略：

5.1 虚拟负载技术

通过给信号添加假负载防止优化，同时不增加实际功能：

(* dont_touch = "true" *) reg [31:0] debug_bus; always @(posedge clk) begin debug_bus[7:0] <= {state, bit_cnt, 2'b0}; debug_bus[15:8] <= shift_reg; debug_bus[31:16] <= debug_bus[31:16] + 1; // 虚拟计数器 end

5.2 层次化信号保留

在模块实例化时保留层次结构，便于追踪：

module top; uart_rx u_rx ( .clk(sys_clk), .rst_n(sys_rst_n), .rx_data(serial_in), .data_out(rx_byte) ) /*synthesis syn_hier_keep=1*/; endmodule

5.3 条件优化控制

通过宏定义灵活控制优化级别：

`ifdef DEBUG_MODE reg [7:0] packet_cnt /*synthesis syn_preserve=1*/; wire [3:0] flags /*synthesis syn_keep=1*/; `else reg [7:0] packet_cnt; wire [3:0] flags; `endif

在工程配置中添加DEBUG_MODE宏定义，发布版本时可统一移除调试信号。

6. 性能与调试的平衡艺术

信号保留不是免费的，需要在调试需求和资源消耗间找到平衡点：

资源占用对比表

优化建议：

• 关键路径信号慎用syn_preserve
• 调试完成后及时移除保护指令
• 使用脚本批量处理调试信号
• 考虑采用嵌入式逻辑分析仪替代部分信号