一、共模电感的作用与工业环境挑战
共模电感（CMC）利用两个绕向相同、匝数相等的线圈绕制在同一磁芯上，对共模噪声呈现高阻抗进行阻挡，对差模信号（有效数据）则因磁通相互抵消而几乎“透明”通过。这种被动“选频抑制”特性使其成为高速差分接口EMI抑制的核心器件。
二、沃虎电子共模电感产品概览
沃虎电子（VOOHU）提供全系列共模电感产品，其中面向以太网接口的信号线用系列如下：
| 产品系列 | 封装（mm） | 阻抗范围（@100MHz） | 额定电流 | DCR | 典型应用 |
|---|---|---|---|---|---|
| WHLC-2012A | 2012（0805） | 90Ω / 180Ω / 260Ω / 360Ω / 1000Ω+ | 300mA | 0.35~1.3Ω | 百兆/千兆以太网、USB |
| WHAC-3225B | 3225（1210） | 220Ω~2600Ω | 150~250mA | 0.8~4.9Ω | 工业级EMI严苛环境 |
| WHAC-4532A | 4532（1812） | 1400Ω | 700mA~1.0A | 0.25Ω | 大电流信号线、PoE辅助滤波 |
WHLC-2012A-900T0为以太网接口主力型号，专为100Base-TX、1000Base-T设计，共模阻抗90Ω，DCR 0.35Ω，支持-40℃至+85℃宽温工作。针对强干扰环境，WHLC-2012A-102T0提供1000Ω高阻抗方案。
三、选型核心参数（以太网专用）
1. 共模阻抗——匹配目标噪声频段
阻抗越高对共模噪声抑制越强，但过高阻抗会增加寄生电容，导致高频（>200MHz）抑制能力下降。
百兆以太网：建议600~1000Ω
千兆以太网非PoE：建议300~600Ω，可选2012/3216小封装
千兆PoE+：需同时满足DCR<0.5Ω、Irms>720mA
核心原则：先测目标噪声频段，再选对应阻抗峰值的型号，而非盲目选最大阻抗值。
2. 寄生电容——高速信号的“隐形杀手”
共模电感的两个线圈之间存在分布电容，高频信号可通过电容直接耦合绕过磁芯。对于千兆以上速率，寄生电容须控制在1pF以下，否则眼图闭合、抖动增加。
3. 差模插入损耗——信号保真度保障
优化的磁路设计确保差模信号几乎无衰减通过，保证百兆/千兆信号的传输质量。以太网共模电感的差模阻抗应尽可能低，通常规格书要求小于10Ω。
4. 额定电流与DCR——PoE场景的关键
PoE（Power over Ethernet）应用中，共模电感需要承载直流电流（可高达900mA），额定电流不足会导致磁芯饱和、抑制失效。DCR直接影响压降和发热，应优先选择DCR<0.5Ω的型号；非PoE场景额定电流要求则较低。
四、典型频段噪声分析与选型匹配
工业以太网环境中的噪声源头具有鲜明的频段特征，下表基于传导骚扰（低频）与辐射发射（中高频）两大类EMI问题，给出频段-源头-解决路径的直接对应关系：
| 噪声频段 | 典型源头 | EMI性质 | 沃虎推荐方案 | 说明 |
|---|---|---|---|---|
| 10MHz~50MHz | 开关电源传导骚扰、PHY时钟谐波 | 传导+近场辐射 | 电源输入端大电流共模电感 + 信号线1000Ω高阻抗型号 | 需要功率级共模电感阻断传导路径 |
| 100MHz~300MHz | 以太网时钟基频及低次谐波 | 辐射发射超标的高发区 | WHLC-2012A-181T0（180Ω）或WHAC-3225B系列 | 此频段为EMC测试焦点，阻抗匹配至300-600Ω |
| 300MHz~1GHz | 信号高次谐波、PCB走线天线效应 | 高频辐射发射 | WHAC-3225B-510U0（2600Ω）或WHLC-2012A-261T0（260Ω） | 高阻抗型号增强高频抑制能力 |
| >1GHz | 高速信号高次谐波（千兆以上） | 极高频辐射 | 低寄生电容型号（Cp<1pF）+ 优化PCB布局 | 过分追求高阻抗已无意义，应优先控制寄生参数 |
选型实践证明：用频谱分析仪/近场探头实测定位超标频点，再比对各型号的阻抗-频率曲线，比单纯依赖器件标称值更可靠。
五、PCB布局与设计要点
1. 器件在以太网接口中的放置位置
共模电感可放置在三个位置：
PHY与变压器之间（初级侧）：抑制PHY自身产生的共模噪声向外传播
变压器与RJ45之间（次级侧）：抑制网线引入的外部共模干扰
集成在网络变压器内部（CHIP LAN方案）：节省空间、减少寄生参数
对于千兆以太网，CHIP LAN（集成共模电感的变压器）方案尤其推荐——单颗器件替代多颗分立元件，节省PCB面积，减少走线长度和焊点数量，降低高频插入损耗和虚焊风险。
2. 与Bob Smith电路的协同
Bob Smith电路（75Ω + 1nF/2kV至机壳地）为共模噪声提供低阻抗泄放路径，而共模电感通过高阻抗“阻挡”形成互补协同效应，二者缺一不可。
3. 布局避坑要点
共模电感的输入输出走线不得平行且靠近，否则高频噪声直接耦合绕过电感
切割电源地和信号地平面的跨分割走线会破坏回流路径，导致共模电流意外耦合
将共模电感靠近噪声源端口放置，尽量缩短连接线缆长度
多层PCB中，确保差动信号线始终保持平行、【参考层】连续完整；部分高频共模抑制需求还可通过共模端接网络（Common Mode Termination）提供额外的低阻抗路径
4. 实测验证闭环
完成设计后建议执行以下三步闭环验证：
EMI预扫：用近场探头定位实际板级辐射热点
眼图测试：确认插入共模电感后信号质量未劣化
回归测试：对比改版前/后的辐射发射测试数据，验证抑制效果
