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（1）双通道直接射频采样架构与JESD204B高速链路设计：
板卡以双通道14位模数转换器AD9680为核心，模拟前端配置可调增益放大器LMH6401，实现960MHz至1160MHz频段的直接射频采样，采样频率固定为2.4GSPS。信号进入ADC后，内部集成的数字下变频器包含数控振荡器NCO-SWEEP、混频器、三级CIC抽取滤波器与两级半带滤波器，可输出基带I/Q数据，抽取因子支持2至64倍可编程。ADC与FPGA之间采用4条JESD204B通道，单通道速率6.25Gbps，使用确定性延迟机制对齐多通道相位，链路层采用加扰、8B/10B编码与帧同步，FPGA端例化Xilinx JESD204B IP核并配置为子类1模式，通过SYSREF脉冲实现多板同步。电源树以LTM4637和LT3045级联构成低噪声供电，模拟与数字地采用分区共地策略，实测在1.2GSPS采样率下通道间串扰低于-88dBm。FPGA选型为Kintex-7 XC7K410T，内部构建双端口DDR3控制器挂载2片MT41K256M16，总容量1GB，用于原始采样数据的乒乓缓冲，写速率可达6.4GB/s，读取端通过AXI4-Stream接口与信号处理链对接。千兆以太网采用88E1512 PHY芯片，FPGA内实现精简UDP/IP协议栈并加入滑动窗口重传机制，上位机通过自定义SCPI命令集配置载波频率、抽取比和存储深度，实现了射频前端的全数字化管控。
（2）多模式信号解调IP核与参数在线重构机制：
在FPGA中部署了可重构解调处理管线，包含幅度包络检波模块AENV-DET、匹配滤波器组MF-BANK、载波同步模块CA-SYNC与定时恢复模块GA-TED。AENV-DET基于希尔伯特变换与CORDIC平方根算法直接计算瞬时幅度，支持ASK调制信号的实时包络提取，输出速率与采样率匹配，抖动小于0.3%。MF-BANK由16组并行FIR滤波器组成，每组系数可在线写入，分别对应BPSK、QPSK、16QAM等调制制式的平方根升余弦波形，通带纹波小于0.1dB，阻带衰减大于60dB。载波同步采用面向判决的Costas环，鉴相器使用符号判决反馈结构，环路滤波器带宽根据调制类型自适应切换，锁定范围为±120kHz。定时恢复使用Gardner算法，内插滤波器采用4点分段抛物线结构，控制器通过早迟门误差驱动NCO，定时抖动小于0.02UI。所有解调模块均可通过以太网接口动态重构，上位机发送配置帧，FPGA内配置分发引擎DCE逐模块解析参数，重新装载滤波器系数或切换状态机，重构延迟小于2ms，实现了在不复位系统的情况下切换解调制式，满足航电设备多体制信号测试需求。
（3）板卡性能综合验证与射频指标量化评估：
搭建测试平台，由Keysight M9384B矢量信号源产生ASK、BPSK、16QAM等测试信号，通过Mini-Circuits ZX60-123LNA低噪放后馈入板卡，信号功率为-30dBm至-10dBm。在960~1160MHz频段内扫描21个频点，每个频点采集10万样点并计算信噪比与无杂散动态范围，实测平均SNR达到53.2dB，SFDR平均值为67.1dB，通道隔离度优于93dB，最差频点处的镜像抑制仍然有63dB。在调制解调测试中，对ASK信号在-105dBm接收灵敏度下的误码率为1.8e-5，对BPSK在-102dBm下为2.3e-6，16QAM在-95dBm下为4.1e-5。千兆以太网采用iperf3发包测试，板卡在连续发送1.2GSPS×16bit×2通道原始数据时，经抽取8倍后的有效吞吐量为764Mbps，包丢失率低于1.2e-7。持久运行72小时后，板卡核心供电温升不超过12℃，ADC结温稳定在51℃，JESD204B链路无误码锁定，证明设计能够长期稳定应用于L波段航电信号采集与处理场景。
import numpy as np import matplotlib.pyplot as plt # 模拟数字下变频器 NCO 混频与 CIC 抽取 class DigitalDownConverter: def __init__(self, fs, fc, decim_factor=8): self.fs = fs # 采样频率 2.4e9 self.fc = fc # 载波频率 1.02e9 self.decim = decim_factor self.phase = 0.0 # CIC 滤波器状态（4级，差分延迟1） self.cic_states_i = np.zeros(4) self.cic_states_q = np.zeros(4) def nco(self, length): t = np.arange(length) / self.fs cos = np.cos(2 * np.pi * self.fc * t + self.phase) sin = -np.sin(2 * np.pi * self.fc * t + self.phase) self.phase += 2 * np.pi * self.fc * length / self.fs self.phase = self.phase % (2 * np.pi) return cos, sin def cic_decimate(self, i_in, q_in): # 4阶CIC滤波+抽取 def cic_stage(in_sig, states): out = np.zeros_like(in_sig) for n in range(len(in_sig)): states[0] += in_sig[n] out[n] = states[0] for k in range(1, len(states)): states[k] += out[n] out[n] = states[k] return out, states i_out, self.cic_states_i = cic_stage(i_in, self.cic_states_i) q_out, self.cic_states_q = cic_stage(q_in, self.cic_states_q) # 抽取 i_dec = i_out[::self.decim] q_dec = q_out[::self.decim] return i_dec / self.decim**4, q_dec / self.decim**4 # 增益补偿 def process(self, rf_samples): cos, sin = self.nco(len(rf_samples)) i_mix = rf_samples * cos q_mix = rf_samples * sin i_base, q_base = self.cic_decimate(i_mix, q_mix) return i_base, q_base # 模拟JESD204B链路加扰与帧组装 def jesd_frame_assemble(iq_data, num_lanes=4): # iq_data: (samples, 2) 格式，每通道16bit frames_per_multiframe = 32 # K=32 octets_per_frame = num_lanes * 2 # 每通道2 octets # 简化加扰器（PRBS7） prbs = np.zeros(frames_per_multiframe * octets_per_frame, dtype=np.uint8) # ... 此处省略加扰实现 return prbs.reshape(-1, num_lanes) # 包络检波模块（希尔伯特+CORDIC） def envelope_detect(iq): i = iq[:,0]; q = iq[:,1] analytic = i + 1j * q envelope = np.abs(analytic) return envelope # 主流程示意（用于验证解调链路） if __name__ == '__main__': fs = 2.4e9 t = np.arange(0, 10e-6, 1/fs) rf = np.cos(2*np.pi*1.02e9*t) * (1 + 0.3*np.cos(2*np.pi*1e6*t)) # 模拟ASK ddc = DigitalDownConverter(fs, 1.0e9, decim=8) i_base, q_base = ddc.process(rf) env = envelope_detect(np.column_stack((i_base, q_base))) print('基带I路前5点:', i_base[:5]) print('包络均值:', np.mean(env))
