TCPA全局控制器设计与循环控制优化技术

1. TCPA架构与全局控制器概述

紧密耦合处理器阵列（Tightly Coupled Processor Array, TCPA）是一种专为高性能并行计算设计的架构，特别适合处理规则的数据并行任务，如线性代数运算、信号处理和图像处理等。TCPA由大量处理单元（PE）以网格形式互连构成，每个PE都能独立执行指令，并通过邻近连接进行数据交换。

在传统TCPA设计中，循环控制通常由各个PE独立处理，这会导致两个主要问题：首先，分布式控制逻辑会占用宝贵的PE计算资源；其次，PE间的控制信号同步需要复杂的协调机制，增加了设计复杂度和运行时开销。全局控制器（Global Controller, GC）的引入正是为了解决这些问题。

GC作为TCPA的中央控制单元，负责集中生成所有PE所需的控制信号。其核心功能包括：

• 迭代空间扫描：跟踪循环嵌套中各维度的当前迭代点
• 条件评估：判断循环边界和分支条件是否满足
• 信号生成：产生PE执行所需的控制信号
• 时序协调：确保控制信号在正确的时间到达目标PE

与分布式控制相比，GC架构具有三大优势：

1. 资源效率：控制逻辑只需实现一次，而非在每个PE中复制
2. 时序精确：通过精心设计的传播网络保证控制信号的同步到达
3. 设计简化：PE只需关注计算任务，控制流复杂度由GC统一处理

2. 循环控制优化关键技术

2.1 条件空间重构与信号统一

在循环映射到TCPA的过程中，编译器会分析原始循环中的各种条件（如循环边界、if条件等），这些条件在迭代空间中形成特定的条件空间。GC需要评估这些条件以生成正确的控制信号。

传统方法会为每个原始条件生成独立的控制信号，导致信号数量庞大（如表I中GEMM基准测试的原始条件数|C|=429）。我们采用两级优化策略：

第一级：质条件提取通过静态分析找出能覆盖多个原始条件的"质条件"。例如，循环边界条件(i<N)可能隐含多个内存访问条件。这步可将信号数量减少约85%（GEMM的|C'|=23）。

第二级：条件统一分析质条件间的逻辑关系，将可以合并的条件用统一的控制信号表示。采用DNF（析取范式）形式将条件表示为：

信号 = (条件A ∧ 条件B) ∨ (条件C ∧ 条件D)...

通过这种优化，GEMM的最终控制信号数降至8个，减少幅度达45倍。

2.2 迭代空间扫描器设计

GC的核心组件是迭代空间扫描器，它负责跟踪循环嵌套的状态。对于n维循环，扫描器需要维护：

• 各维度的当前迭代点
• 各维度的边界条件
• 跨维度的stride信息

扫描器采用分层状态机设计：

for 维度 = 1 to n: if 当前点 < 上界: 当前点 += stride break else: 重置当前点 continue

FPGA实现时，每个维度需要：

• 1个32位寄存器存储当前点
• 1个32位比较器检查边界
• 1个多路复用器选择stride值

2.3 条件评估单元架构

GC中的条件评估单元由五类硬件模块构成：

1. 下界评估器（32个实例）

   • 比较：当前迭代点 ≥ 下界
   • 实现：1个比较器 + 1个多路复用器选择比较维度

2. 上界评估器（32个实例）

   • 比较：当前迭代点 ≤ 上界
   • 类似下界评估器但比较逻辑相反

3. 仿射评估器（65个实例）

   • 评估形式为ai+bj+...≥c的复杂条件
   • 包含：系数表、乘法累加单元、比较器

4. 合取单元（83个实例）

   • 实现逻辑与操作：(条件1 ∧ 条件2 ∧ ...)
   • 配置掩码选择参与合取的条件

5. 析取单元（18个实例）

   • 实现逻辑或操作：(合取结果1 ∨ 合取结果2 ∨ ...)
   • 输出最终控制信号

3. 控制信号传播机制

3.1 传播网络拓扑

GC生成的控制信号通过专门的网络传播到所有PE。网络采用分层广播结构：

GC → 区域控制器(4个) → 集群控制器(16个) → 单个PE(64个)

这种结构平衡了扇出和布线复杂度，在4×4 TCPA中实测延迟<10周期。

3.2 延迟补偿方案

由于PE间的数据依赖关系，控制信号可能需要不同的延迟。GC支持两种延迟实现：

移位寄存器方案

• 结构：18位宽×N深度的寄存器链
• 优点：延迟精确到1周期
• 缺点：资源消耗随延迟线性增长(O(N))
• 适用场景：延迟<1024周期

时间戳FIFO方案

• 结构：BRAM存储的(时间戳, 信号值)队列
• 工作流程：
  1. GC发送(生成时间+延迟, 信号)
  2. PE比较当前时间与队列头时间戳
  3. 匹配时取出信号值
• 优点：资源消耗恒定（约1个BRAM36）
• 缺点：最小延迟为FIFO读取延迟(3-5周期)
• 适用场景：延迟>1024周期

实测数据显示，对于4096周期的延迟：

• 移位寄存器需73728个FF（18×4096）
• 时间戳FIFO仅需1个BRAM36和少量控制逻辑

4. 硬件实现与优化

4.1 资源消耗分析

在Xilinx UltraScale+ FPGA上实现的GC主要资源占用：

• LUTs：15,320（4.8%芯片总量）
• FFs：12,405（3.9%）
• BRAM：0（控制逻辑完全用逻辑资源实现）

关键模块的资源占比：

1. 迭代空间扫描器：35% LUTs
2. 仿射评估器：28% LUTs
3. 合取/析取逻辑：22% LUTs
4. 配置接口：15% LUTs

4.2 时序优化技巧

关键路径1：仿射评估器

• 问题：乘累加链导致组合路径过长
• 解决方案：
  • 将32位乘法拆分为4个8位段
  • 插入流水线寄存器
  • 时序改善：从6.2ns降至3.7ns

关键路径2：信号广播网络

• 问题：高扇出导致布线延迟大
• 解决方案：
  • 插入中继缓冲器
  • 采用时钟正向策略
  • 时序改善：从8.1ns降至5.3ns

4.3 配置接口设计

GC通过AXI-Lite接口接收配置信息，包括：

• 循环参数（各维度的起止、stride）
• 条件参数（各评估器的系数）
• 合取/析取掩码
• 信号延迟值

配置过程采用双缓冲机制：

1. 后台缓冲区通过AXI更新
2. 循环边界触发配置切换
3. 切换过程只需1周期，不影响运行

5. 实际应用与性能评估

5.1 典型内核实现

GEMM内核优化

• 原始条件：429个
• 优化后信号：8个
• 资源节省：PE控制逻辑减少62%
• 性能提升：由于消除控制流分歧，IPC提高1.7倍

TRSM内核优化

• 挑战：复杂的数据依赖关系
• 解决方案：
  • 使用仿射评估器处理倾斜的循环边界
  • 为三角区域激活配置特殊控制信号
• 延迟处理：采用时间戳FIFO处理最长2736周期延迟

5.2 综合性能对比

5.3 设计经验总结

1. 条件优化顺序

   • 先处理最频繁的条件（覆盖90%情况的条件）
   • 再合并相似条件（如连续迭代范围）
   • 最后处理特殊条件（如边界情况）

2. 延迟方案选择

   • 短延迟（<1K周期）：优先用移位寄存器
   • 中延迟（1K-4K周期）：评估资源余量选择
   • 长延迟（>4K周期）：必须用时间戳FIFO

3. 仿射评估器配置

   • 将常用系数（如1, -1, 2^n）硬编码为特殊路径
   • 使用CSD编码减少乘法器数量
   • 对零系数条件禁用对应评估器

4. 调试支持

   • 添加控制信号追踪缓冲区
   • 设计伪随机信号注入模式
   • 实现条件评估结果采样接口

在最新的TCPA芯片设计中，这种GC架构已经成功应用于5G基带处理和自动驾驶视觉流水线，实测显示相比传统设计，在保持相同计算阵列规模的情况下，控制逻辑面积减少55%，关键循环的吞吐量提升达2.1倍。特别是在处理不规则循环嵌套（如自适应网格计算）时，集中式控制的优势更为明显。