1. 项目概述：一次对前沿DRAM制程的深度拆解
作为一名长期关注半导体制造与存储技术的从业者，每次看到行业巨头在制程节点上取得突破，都忍不住想一探究竟。最近，三星将其极紫外光刻技术应用于D1z DRAM并实现量产的消息，无疑是存储领域的一个重磅进展。这不仅仅是工艺数字的简单迭代，更是DRAM制造在逼近物理极限时，一次关键的范式转换尝试。我们终于有机会，通过实际的芯片拆解与分析，来确认这项技术的具体细节和实现方式。这次“拆解”的目标，就是三星那颗搭载了EUV光刻的D1z DRAM芯片，具体来说，是用于Galaxy S21系列中的12Gb LPDDR5颗粒。对于硬件工程师、半导体工艺爱好者或是任何对现代计算设备核心部件感兴趣的人来说，理解这场发生在纳米尺度上的“精雕细琢”，能让我们更深刻地认识到当今高性能设备背后的工程奇迹与挑战。
2. D1z DRAM技术节点与EUV引入的背景解析
2.1 DRAM制程缩放的困境与D1z节点的意义
在讨论EUV之前，我们必须先理解D1z这个技术节点本身意味着什么。DRAM的竞争，长期以来是一场围绕“微缩化”的军备竞赛。更小的制程节点意味着在同等面积的晶圆上能刻画出更多的存储单元，从而提升存储密度、降低单位比特成本，并往往伴随着性能提升和功耗降低。三星的D1z，是其DRAM技术路线图中紧接D1y之后的节点。根据拆解分析，其设计规则从D1y的17.1纳米缩小到了15.7纳米，这是一个约8.2%的缩放。不要小看这1.4纳米的进步，在十几纳米的尺度上，每前进一纳米都面临着巨大的物理和工程挑战，比如量子隧穿效应加剧、寄生电容电阻影响显著、工艺波动容差急剧缩小等。
更直观的体现是芯片面积。D1z 12Gb LPDDR5的裸片面积从上一代D1y的53.53平方毫米大幅缩减至43.98平方毫米，面积缩小了约18%。这直接带来了制造效率的提升，据三星称，D1z的制造生产率相比D1y提高了超过15%。对于智能手机这类空间极度受限的设备，更小的芯片面积意味着可以在主板布局上更灵活，或者堆叠更多芯片以实现更大容量（如16GB的LPDDR5就是通过堆叠多个12Gb或16Gb裸片实现）。因此，D1z节点本身，就是三星在传统工艺框架下，将光学光刻和多重图案化技术推向极限的成果。
2.2 为何DRAM需要EUV光刻？
传统上，DRAM制造主要使用193纳米波长的深紫外光刻技术，并结合复杂的多重图案化工艺来绘制比光源波长更精细的电路图形。例如，为了得到15.7纳米的线条，可能需要经过多次曝光、沉积和刻蚀的循环。这个过程不仅步骤繁琐、周期长、成本高，更关键的是，随着图形尺寸不断缩小，多次图案化叠加带来的套刻误差会显著增加，导致图形边缘粗糙度变差，容易产生桥接或断路等缺陷，直接影响芯片的良率和可靠性。
EUV光刻使用波长仅为13.5纳米的极紫外光，其波长比DUV短了一个数量级。这意味着它能够一次性曝光出更精细的图形，理论上可以大大减少对多重图案化的依赖。对于DRAM中某些关键层，特别是那些线条密集、间距极小的层（如存储节点接触孔和位线接触孔所在的层），EUV的引入能直接带来图形保真度的提升和工艺步骤的简化。三星在D1z上引入EUV，正是为了攻克这些关键层的制造瓶颈，为后续更激进的技术节点（如D1a, D1b）铺平道路。这是一种从“勉强为之”到“游刃有余”的技术升级。
注意：EUV光刻机的复杂度和成本极高，其光源功率、反射镜系统、光刻胶材料都是世界级难题。因此，芯片制造商在引入EUV时都非常谨慎，通常会从最必要、最能体现其优势的少数几层掩膜版开始应用，而非全盘替换。三星在D1z上的策略正是如此。
3. 拆解核心发现：EUV在D1z DRAM中的具体应用
3.1 EUV应用的精准定位：SNLP/BLP层
通过对比分析三星D1z 12Gb LPDDR5（型号K4L2E165YC）和16Gb LPDDR5（早期型号K4L6E165YB）的芯片，TechInsights确认了一个关键信息：EUV技术并非应用于芯片的所有光刻层。在初期的D1z产品中，三星仅将EUV光刻应用于一层关键掩膜——即存储节点接触垫/位线接触垫层。
存储节点接触垫是连接DRAM存储电容和晶体管源极的金属接触点，而位线接触垫则是连接晶体管漏极和位线的金属接触点。这两者都位于DRAM阵列的核心区域，其图形的尺寸、形状和位置精度直接影响到存储单元的电学性能和稳定性。这一层的临界尺寸大约在40纳米（节距）左右，而BLP线条的宽度则精细到13.5纳米。在这个尺度上，传统ArF-i光刻结合多重图案化已经显得力不从心，图形边缘粗糙度较高。
3.2 效果对比：EUV vs. ArF-i 的视觉与性能差异
拆解提供的显微图像对比极具说服力。采用ArF-i光刻的BLP线条，其边缘呈现出明显的锯齿状和不规则波动，即线条边缘粗糙度较高。而采用EUV光刻的同一层，线条边缘则显得异常光滑、笔直。这种物理形态的改善直接转化为电学性能的收益：
- 降低短路/桥接缺陷：更光滑的边缘减少了相邻线条之间意外连接的风险，提高了芯片的良率。
- 改善电学一致性：均匀的线条宽度和形状使得每个存储单元的访问晶体管具有更一致的电气特性，这对于保证DRAM的时序稳定性和可靠性至关重要。
- 为后续缩放预留空间：更优的图形保真度意味着在向更小节点（如15纳米以下）迈进时，有更大的工艺窗口和容错空间。
这解释了为什么三星在初期可能并行生产了EUV和非EUV版本的D1z芯片，但最终会转向全部采用EUV工艺。因为一旦EUV工艺成熟，其在关键层带来的良率和性能优势是压倒性的。
3.3 竞争格局：三星与美光的D1z路径分野
此次拆解另一个有趣的视角是与竞争对手的对比。同期，美光也推出了自家的D1z节点LPDDR4产品。对比数据显示，三星的D1z在关键指标上略占上风：
- 设计规则：三星15.7纳米 vs. 美光15.9纳米。
- 存储单元面积：三星0.00197平方微米 vs. 美光0.00204平方微米。
更重要的是技术路径的选择。美光在D1z乃至其后续的D1α和D1β节点上，都明确表示暂时不会引入EUV光刻，而是继续优化其基于ArF-i的多重图案化技术。这背后是巨大的战略考量：EUV设备的天价投资、高昂的单个掩模版成本、以及工艺转换期的风险。美光的选择是基于其自身技术积累和成本模型的权衡。而三星则选择了更激进的前沿投资，旨在通过EUV建立长期的技术领先优势和产能壁垒。这两种路径没有绝对的对错，但无疑会让未来几年的DRAM技术竞争更加多元化。
4. 技术细节深潜：从芯片设计到制造工艺
4.1 DRAM基础结构与D1z的优化
要理解EUV应用的价值，需要简单回顾DRAM的基本结构。一个DRAM单元主要由一个晶体管和一个电容组成。D1z的微缩，是对这个单元及其周边电路的全面“瘦身”。晶体管尺寸的缩小带来了更快的开关速度，但也导致驱动电流下降。电容的微缩则要保证足够的电荷存储量，这迫使电容结构从平面向立体（如柱状或深槽）发展，工艺复杂度激增。
在D1z中，三星通过优化单元布局和引入新材料，在缩小面积的同时维持了电容的容量。同时，外围电路（如感应放大器、行/列解码器）也经历了严格的尺寸优化。EUV光刻首先应用于连接存储单元和外围电路的接触层，正是因为这一层的图形密度极高且对缺陷极其敏感，是制约整体微缩和良率的“瓶颈”之一。
4.2 制造流程中的EUV集成挑战
将EUV集成到现有的DRAM量产线中，绝非简单更换一台光刻机那么简单。它涉及到整个工艺生态链的调整：
- 掩模版制造：EUV掩模版与传统掩模版完全不同。它不再是透射式，而是反射式。基底是一个极度光滑的多层硅钼反射镜，图形制作在顶层。任何缺陷都会被13.5纳米的光波“放大”，因此对掩模版的无缺陷要求达到了原子级，其制造和检测成本极其高昂。
- 光刻胶与显影：EUV光子能量很高，其光刻化学反应机制与DUV不同，需要开发全新的EUV专用光刻胶。这种光刻胶需要在极高分辨率下保持良好的灵敏度和线条边缘粗糙度，同时还要解决EUV曝光中的“随机效应”问题（由于光子数量有限导致的随机波动）。
- 环境控制：EUV光在空气中会被强烈吸收，因此整个光刻路径必须在高真空环境中进行。这给机台设计、晶圆传输和日常维护带来了巨大挑战。
- 产能匹配：早期EUV光刻机的吞吐量（每小时处理的晶圆数）低于成熟的DUV机台。如何将EUV步骤无缝嵌入现有高产率的生产线，而不成为产能瓶颈，需要精密的生产调度和流程设计。
三星能够将EUV用于D1z DRAM的量产，并首先在其平泽二厂实施，表明其已经初步克服了这些集成挑战，建立了从掩模版供应、光刻工艺到后续蚀刻/沉积的完整EUV制造能力。
4.3 性能与能效的实际提升
对于终端用户而言，工艺进步的最终体现是产品性能。D1z LPDDR5相比前代，在几个关键指标上都有提升：
- 数据传输速率：LPDDR5本身标准就支持更高的速率（如6400 Mbps），D1z工艺使得芯片能在更高频率下稳定工作。
- 功耗：更小的晶体管和更精细的互连线有助于降低动态和静态功耗。这对于智能手机的续航至关重要。
- 容量密度：如前所述，面积缩小使得单颗裸片容量提升（从12Gb到16Gb），或在同体积内堆叠更大总容量（如12GB/16GB的手机内存）。
这些提升共同支撑了旗舰手机更流畅的多任务处理、更高质量的游戏体验以及更复杂的人工智能运算。
5. 行业影响与未来展望
5.1 对DRAM产业格局的潜在冲击
三星成功将EUV导入DRAM量产，树立了一个新的技术标杆。这可能会加剧DRAM行业的技术分化。拥有雄厚资本和先进制程研发能力的三星和SK海力士（也在积极推进EUV DRAM）可能加速推进EUV层数的增加，从而在更先进的节点上拉开与竞争对手的差距。而其他厂商则需要在多重图案化技术的深度优化上寻找突破口，或者寻求在芯片架构（如3D堆叠）上进行创新来维持竞争力。这种分化可能导致未来DRAM市场出现更明显的技术梯队。
5.2 未来技术演进：从D1z到D1a/D1b
三星的路线图已经明确，将在接下来的D1a和D1b节点上继续增加EUV光刻的层数。这意味着不仅仅是接触层，包括更复杂的金属互连层、晶体管栅极层等，都可能逐步采用EUV技术。每增加一层EUV，都能进一步简化工艺、提升图形精度并缩短生产周期。最终目标是实现大部分甚至全部关键层的EUV化，从而构建一个更简洁、更可控、更适应未来微缩需求的制造流程。
然而，挑战也随之升级。更多EUV层数意味着更高的掩模版成本、更复杂的工艺集成问题以及对EUV光刻机产能和稳定性的更大依赖。此外，当制程进入10纳米以下区间，即便使用EUV，也会遇到新的物理极限，如原子级波动、量子效应等，需要材料、器件结构和设计技术的协同创新。
5.3 给工程师与爱好者的启示
这次拆解分析给我们带来的不仅是知识，更是一种方法论上的启示。对于硬件工程师，理解底层工艺的进步有助于在系统设计时更好地预估内存子系统的性能边界和功耗特性。对于学生和爱好者，它展示了现代半导体工业如何通过跨学科的合作（物理、化学、材料、机械、电子）来攻克一个个看似不可能的难题。EUV光刻从概念到实验室，再到如今在最高端的逻辑和存储芯片上量产，是数十年持续投入的结果。它提醒我们，基础研究和长期主义在高科技竞争中的核心价值。
6. 常见问题与深度探讨
6.1 为什么EUV首先用于DRAM，而非更早用于NAND？
这是一个很好的问题。逻辑芯片（如CPU、GPU）和DRAM、NAND对光刻的需求侧重点不同。逻辑芯片电路复杂，层数多，图形不规则，EUV在减少多重图案化次数、简化设计规则方面的优势极其明显，因此是逻辑芯片率先大规模采用EUV（如台积电5纳米、3纳米）。NAND Flash是三维堆叠结构，其关键尺寸在横向缩放上压力没有那么大，更多挑战在于垂直堆叠的层数增加和通道孔刻蚀，因此对EUV的需求不那么迫切。DRAM则处于两者之间：其阵列部分规则重复，但关键尺寸已缩放到DUV多重图案化的极限，接触孔等层的精度要求极高，因此成为了EUV在存储领域首个“用武之地”。
6.2 EUV光刻的“随机缺陷”问题在DRAM中如何控制？
EUV由于光子数量有限，在曝光时会产生随机的光子散粒噪声，导致光刻胶反应出现随机波动，进而形成线条边缘的随机粗糙度或缺失/桥接缺陷，这就是“随机效应”。在DRAM高度规整的阵列中，这种随机缺陷尤其危险，可能导致整行或整列单元失效。控制方法包括：
- 优化光源和照明模式：通过调整光照形状和角度，提高成像对比度。
- 开发新型光刻胶：提高光刻胶的化学放大倍数和均匀性。
- 采用更先进的光罩技术：如相移掩模、光源-掩模协同优化。
- 严格的工艺窗口监控和缺陷检测：在生产中实时监测，快速定位并剔除有缺陷的芯片。
6.3 对于想深入了解半导体制造的人，有哪些建议的学习路径？
如果你被这样的技术拆解所吸引，希望深入这个领域，可以遵循以下路径：
- 基础理论：扎实学习《半导体物理与器件》、《微电子制造工艺》等经典教材，理解晶体管工作原理和基本工艺步骤（光刻、刻蚀、沉积、离子注入等）。
- 专业深化：针对光刻，可以研读《光刻原理与技术》相关专著，关注SPIE（国际光学工程学会）等机构发布的前沿论文。
- 行业动态：定期浏览像TechInsights、Semiconductor Engineering、EE Times这样的专业分析机构和媒体，他们提供的拆解报告和技术分析是连接理论与产业实践的最佳桥梁。
- 实践工具：学习使用TCAD（工艺与器件仿真）软件和EDA（电子设计自动化）工具，哪怕只是了解基本操作，也能帮助你建立更直观的认知。
- 交叉知识：现代半导体制造涉及精密机械、计算光刻、大数据分析等，保持广泛的学习兴趣至关重要。
这次对三星D1z EUV DRAM的拆解，像一扇窗口，让我们窥见了半导体工业在最细微处进行的史诗级工程。它不仅仅是关于更小的纳米数字，更是关于人类如何通过极致的创新和协作，不断拓展技术边疆的故事。每一个更小、更快、更省电的芯片背后，都凝结着无数这样的突破与抉择。
