应朋友提议，我们专门建立了业内首个FEC纠错编码技术群，旨在为对FEC纠错编码技术有兴趣的朋友们提供一个专业的平台，进行工程与技术交流、获取资源或帮助、分享有价值的FEC及其它科技资讯。各位可通过扫描下方二维码或私信作者入群。
作为群友福利，这次我们将限时免费赠送一个CCSDS的译码器IP核，可灵活部署至各类硬件平台。将来，我们还会不时提供一些经常被使用的LDPC 译码器供群友免费领用。
一、本次赠送的IP核
本次要在群里免费赠送的是一个CCSDS译码器：
码率：1/2
码型：(1024,2048)
信息比特吞吐率：400Mbps
资源开销（690t）：
LUT ：20k
FF： 7k
BRAM：38
时序裕量：0.546
在此，顺便分享该IP在LDPC编译码器自动化开发工具（myLDPC.com）上完成开发的流程。
二、开发流程及结果
2.1 矩阵分析
此次分享的(1024,2048)码型是由(1024,2560)码型打孔得到的，最后412个编码比特不会被传输，但译码器的开发还是需要按照完整的H矩阵来完成。
在开发工具中上传本次开发所用的H矩阵，根据工具给出的参数决策参考公式（如下），配置内核并行度为8。得到的编码比特吞吐率为1Gbps，信息比特吞吐率折算结果为0.4Gbps。
分析过程仅耗时二十秒左右。
2.2 仿真验证
设置仿真条件为：
（1）信噪比范围0~10dB
（2）调制方式：BPSK
（3）信道模型：AWGN
（4）最大迭代次数：32
（5）仿真量：5000
仿真结果如下：
仿真验证耗时三十分钟左右（实际时间和仿真量以及信噪比点数有关）。
2.3 硬件资源评估及代码生成
根据仿真验证环节所提供的平均迭代次数随信噪比变化曲线和BER曲线，选取目标工作点所对应的平均迭代次数。
部署平台选择了常见的690t（xc7vx690tffg1157-1），时钟频率为150MHz。
在大约二十分钟左右，便可得到自动生成的硬件资源开销信息及全套代码。
部分硬件资源开销信息：
（1）LUT：20405
（2）FF：7315
（3）BRAM：38
（4）时序裕量：0.546
（5）编码吞吐率：1000Mbps
（6）信息吞吐率：400Mbps
（7）输入输出并行度：8
三、译码器IP核的内容
本次提供的CCSDS译码器IP核，包括RTL代码、EDF网表以及testbench文件等，这些都可以在技术群中免费获得，部分内容说明如下：
接口说明
时序示例
四、欢迎入群
以上便是本期分享的CCSDS译码器相关内容，加入技术群后@管理员即可直接获得。群中除了通信、卫星等等相关领域的内容分享，还会定期提供一些免费的LDPC IP核福利；当然，有关于FEC开发或工程应用的问题也能通过这里咨询并获得专业解答。
