多哈希PoW的ASIC抗性剖析：从硬件实现到性能评估

1. 项目概述：当多哈希PoW遇上ASIC，一场注定失败的抵抗？

如果你在区块链领域待过几年，一定听过这样的故事：某个新币种诞生，宣称采用了“革命性”的ASIC抗性算法，能确保挖矿的公平与去中心化，让普通人的CPU和GPU再次伟大。然后，不出一年半载，专为该算法优化的ASIC矿机悄然上市，算力迅速集中，社区一片哗然，所谓的“抗性”在专业硬件面前土崩瓦解。这几乎成了加密货币挖矿史上不断重演的剧本。今天，我们就来深入拆解这个剧本中的一个经典桥段——多哈希工作量证明（Multi-Hash PoW）机制，看看它宣称的ASIC抗性，在硬件逻辑的显微镜下，究竟还剩几分真实。

多哈希PoW，顾名思义，就是将多个不同的哈希函数（如SHA256, Blake, Grøstl等）串联起来，形成一个计算链条，作为工作量证明的难题。其核心逻辑听起来很美好：ASIC是专用集成电路，为单一、固定的计算任务而优化。如果我让计算任务变得“不固定”，需要动态调用十几种不同的哈希函数，那么设计一个能高效处理所有排列组合的ASIC，其复杂度和成本就会急剧上升，从而丧失对通用计算平台（CPU/GPU）的性价比优势。从达世币（Dash）的X11（11种哈希）到后来的X13、X15，乃至引入了可变序列的X16R、X16S，都是这一思路的产物。

然而，美好的愿景需要经受硬件的检验。本文的核心，正是基于FPGA（现场可编程门阵列）平台，对这类多哈希PoW机制进行了一次“硬件解剖”。FPGA是ASIC设计的前哨站，其可编程逻辑单元能很好地模拟ASIC的硬件行为。通过将不同的多哈希算法（固定链、可变序列链）在FPGA上实现，并对比其在CPU、GPU上的性能表现，我们可以量化评估其所谓的“ASIC抗性”究竟几何。我们引入了一个关键指标：ASIC劣势（AD）。这个指标不是简单比较FPGA和CPU/GPU的绝对算力，而是看算法切换带来的性能惩罚，在ASIC（用FPGA模拟）和通用计算平台上是否不对等。如果算法让ASIC的性能下降得远比CPU/GPU厉害，AD值就会大于1，这才算有真正的“抗性”。

那么，多哈希机制交出的答卷如何？很遗憾，根据我们的实测数据，答案并不乐观。绝大多数固定哈希链机制（如X11, X15）的AD值接近1，意味着它们在ASIC和CPU/GPU上造成的性能负担是成比例的，没有给ASIC带来额外的“劣势”。即便是引入了可变序列的改进型（如模拟X16R的Variable-15R），其AD值也仅在1.33左右，远低于典型的内存硬算法Ethash（AD值 > 2.32）。这揭示了一个残酷的现实：仅仅增加哈希函数的种类或打乱其顺序，并不足以在硬件层面构筑起有效的护城河。ASIC的设计灵活性远超许多人的想象，一个精心设计的交叉开关（Crossbar）互联结构，就能以很小的额外硬件开销，灵活适配各种哈希序列。

这篇文章适合所有对区块链底层技术、共识机制安全以及硬件加速感兴趣的开发者、研究者和资深爱好者。我们将抛开营销话术，直接进入硬件描述语言和性能数据的层面，带你一步步看清多哈希PoW机制的设计、在FPGA上的实现细节、性能评估方法，以及最终为何在ASIC面前显得如此脆弱。你会发现，抵御算力集中化，远比简单地堆砌哈希函数要复杂得多。

2. 核心原理与评估框架拆解：为什么多哈希机制“理论上”能抗ASIC？

在深入硬件实现之前，我们必须先理解多哈希PoW机制的设计初衷和它所试图对抗的“敌人”——ASIC矿机。这有助于我们后续评判其成败时，有一个清晰的逻辑起点。

2.1 工作量证明（PoW）与ASIC的崛起

工作量证明的本质，是要求网络参与者完成一个计算上困难但验证容易的题目，以此获得记账权。比特币的SHA256d（双重SHA256）是其中最著名的例子。这个机制最初是CPU友好的，后来人们发现GPU的并行计算能力更强，于是进入了GPU挖矿时代。然而，真正的游戏规则改变者是ASIC。

ASIC是为特定算法定制的集成电路。想象一下，CPU和GPU是瑞士军刀，功能多样但每个工具都不极致；而ASIC则是为“拧螺丝”这一单一任务特制的电动螺丝刀。在完成SHA256d计算这个“拧螺丝”任务上，ASIC的能效比（每焦耳算力）和面积效率（每平方毫米算力）可以高出通用处理器几个数量级。这种压倒性的效率优势导致了比特币挖矿的极度中心化，算力集中在少数拥有大型ASIC矿场的实体手中。这不仅违背了去中心化的初衷，也带来了潜在的安全风险（如51%攻击）。

2.2 多哈希机制的设计逻辑与演进

为了对抗ASIC，社区提出了“算法游击战”的思路：既然ASIC是为固定算法优化的，那我们就让算法变得不固定、更复杂，提高其专用化设计的成本和难度。多哈希机制正是这一思路的产物。

1. 固定哈希链（Fixed Hash Chain）：这是最初级的形式，如X11、X13、X15。它们预先定义好一个包含多种哈希函数（如Blake, BMW, Groestl, JH等）的固定序列。每个PoW计算都需要按顺序执行完这一长串哈希。其抗ASIC的论点是：设计一个能高效流水线化执行十几种不同哈希算法的ASIC，其电路面积和复杂度会远大于单一的SHA256d ASIC，从而削弱其优势。
2. 可变序列哈希链（Variable-Sequence Hash Chain）：这是对固定链的改进，代表有X16R、X11EVO、TimeTravel等。它们不固定哈希序列，而是根据前一个区块的哈希值（或其它动态因子）来决定当前区块PoW计算的哈希函数顺序。例如，X16R使用前一个区块哈希的最后8个字节来决定16种哈希函数的排列。其论点更进一步：即使你能做出一个支持所有16种哈希的ASIC，但每次计算序列都变，你的硬件必须能动态重配置数据路径，这要么不可能，要么会引入巨大的性能开销和延迟。

2.3 关键评估指标：ASIC劣势（AD）的深度解读

直接比较CPU、GPU和FPGA/ASIC的绝对算力（Hash/s）是没有意义的。因为ASIC系统可以通过堆叠芯片数量来轻松提升总吞吐量。我们需要一个相对指标，来衡量算法本身给ASIC带来的额外负担。

这就是论文中定义的ASIC劣势（ASIC Disadvantage, AD）指标。它的定义精妙且切中要害：

AD_y(x) = [ P_FPGA(SHA256d) / P_FPGA(x) ] / [ P_y(SHA256d) / P_y(x) ]

其中：

• x: 待评估的新PoW算法（如X15）。
• y: 作为对比的通用计算平台，通常是CPU或GPU。
• P_FPGA(algorithm): 该算法在FPGA（模拟ASIC）上的（标准化后）算力。
• P_y(algorithm): 该算法在通用平台y上的算力。
• SHA256d: 作为性能基线，因为它已被证明是毫无ASIC抗性的。

这个公式如何理解？

• 分子P_FPGA(SHA256d) / P_FPGA(x)：代表在ASIC上，运行新算法x相比运行基线算法SHA256d，性能下降了多少倍。这个值越大，说明算法x对ASIC越“不友好”。
• 分母P_y(SHA256d) / P_y(x)：代表在CPU/GPU上，运行新算法x相比运行基线算法SHA256d，性能下降了多少倍。
• AD值：分子除以分母。如果AD > 1，意味着算法x让ASIC的性能损失，比让CPU/GPU的性能损失更严重！这才是真正的“抗性”。如果AD ≈ 1，说明算法x对两者造成的性能惩罚是成比例的，ASIC的相对优势依然存在。如果AD < 1，那更糟糕，说明算法x反而更有利于ASIC。

为什么选择SHA256d作为基线？因为比特币的生态已经证明，SHA256d算���完全无法抵抗ASIC，ASIC矿机对其形成了绝对统治。因此，任何新算法要想宣称有抗性，其AD值必须显著大于1。

注意：这个指标的核心是“相对劣势”。它剥离了硬件绝对性能的差异，专注于算法变换带来的“惩罚比”。这是一个非常工程化且有力的分析工具。

2.4 实验平台与性能标准化

为了公平比较，我们需要统一衡量标准。论文使用了三个平台：

• CPU: 通用处理器，代表最广泛的参与门槛。
• GPU: 高性能并行计算平台，代表现有“高级”通用挖矿设备。
• FPGA: 作为ASIC性能的代理。FPGA的逻辑单元（LUT, FF）和布线资源可以配置成专用电路，其性能特征和瓶颈与ASIC相似，但开发周期短，适合研究。

这里有一个关键操作：性能标准化。FPGA芯片有大小之分，资源有限。在实验中，一个算法实例可能占用了FPGA 70%的资源。为了估算如果芯片资源足够，能放下多少个这样的实例，从而得到理论最大算力，论文采用了基于查找表（LUT）利用率的缩放公式：

P_FPGA(x) = 实测算力 × (FPGA总LUT数 / 算法占用LUT数)

例如，SHA256d模块占用3496个LUT，实测算力为3.2×10^5 Hash/s。在所用FPGA（ZU9EG，有274,080个LUT）上，理论上可以放下78.4个这样的模块，从而得到标准化算力约为251 MH/s。这个步骤确保了不同规模、不同资源需求的算法可以在同一“满配”芯片的假设下进行公平比较。

3. 硬件实现揭秘：FPGA上的多哈希单元如何构建？

理论很美，但硬件是冷酷的裁判。要评估AD值，首先得在FPGA上把各种多哈希算法实实在在地跑起来。这一部分，我们钻进硬件描述语言（HDL）的世界，看看这些哈希链是如何被“铸造”进硅片逻辑里的。

3.1 哈希计算单元（Hash Unit）的设计

无论是固定链还是可变链，基础构件都是哈希计算单元。一个哈希单元就是一个实现了特定哈希函数（如SHA-256, Blake2b）的硬件模块。在设计时，我们追求的是高吞吐率，因此通常采用流水线（Pipeline）架构。

你可以把流水线想象成一条汽车装配线。输入数据（一个带随机数Nonce的区块头）是待组装的底盘。它首先进入流水线的第一站（Stage 1），完成哈希计算的初始步骤（如消息填充、初始化哈希值）。然后，它被传送到第二站，同时一个新的底盘进入第一站。以此类推，经过多个站点的处理后，在流水线末端输出完整的哈希结果。这样，虽然单个数据通过整个流水线需要多个时钟周期，但每个时钟周期都能吞入一个新的数据，并吐出一个完成计算的结果，从而实现高吞吐。

在FPGA上实现时，我们需要用查找表（LUT）和触发器（FF）来构建组合逻辑和时序逻辑，用块RAM（BRAM）来存储中间状态和常量。论文中提到，他们设计的哈希单元，其寄存器和片上内存利用率分别低于18%和5%，这说明计算逻辑是主要资源消耗者，内存访问压力不大——这与后面要讲的内存硬算法形成鲜明对比。

3.2 固定哈希链（Fixed-n）的实现

固定链的实现最为直观。假设我们要实现一个Fixed-15（模仿X15），我们需要15个不同的哈希单元。在硬件上，我们简单地将这15个单元首尾相连，形成一个长长的流水线。

1. 数据流：区块头+Nonce从第一个哈希单元输入。第一个单元的输出直接作为第二个单元的输入，依此类推，直到第15个单元输出最终哈希值。
2. 验证模块：最终哈希值被送入一个轻量级的验证模块，检查其是否小于当前网络难度目标值。如果满足，则PoW成功；否则，改变Nonce值，重新开始。
3. 资源利用：如表1所示，随着链长n增加，占用的LUT和寄存器资源几乎线性增长。Fixed-15消耗了约77.1%的LUT资源，这意味着在该FPGA上只能放置一个这样的实例。资源利用率是限制FPGA/ASIC并行实例数、从而限制总算力的关键。

表1: 固定哈希链在Xilinx ZU9EG FPGA上的资源利用率示例

实操心得：在实现长固定链时，时序收敛（Timing Closure）可能成为挑战。15级甚至更长的流水线，其关键路径延迟必须在一个时钟周期内完成。需要仔细优化每个哈希单元的内部流水线级数，并在综合与实现阶段施加合理的时序约束。否则，即使逻辑正确，也无法在目标频率下稳定工作。

3.3 可变序列哈希链（VarChain）的实现：交叉开关互联

可变序列是抗ASIC希望所在。其核心挑战是：如何用硬件高效地实现一个能动态改变数据流向的、支持15种哈希函数的计算链？

最直接但最低效的想法是：为15个哈希函数所有可能的排列（15!种，天文数字）都设计一条专用流水线。这显然不现实。

论文中采用的是一种更优雅和通用的方案：基于交叉开关（Crossbar）的互联网络。如图7所示，所有15个哈希单元的输入和输出端口，都连接到一个16x16的交叉开关矩阵上。额外的两个端口分别用于整个链的初始输入（区块头+Nonce）和最终输出。

工作原理如下：

1. 配置：在开始计算一个区块（或一个Nonce）前，根据预定的规则（如前一个区块的哈希值），确定本次计算所需的15个哈希函数的顺序。
2. 路由：交叉开关根据这个顺序进行配置。例如，如果顺序是 H3 -> H7 -> H1 ...，那么初始输入端口会被路由到哈希单元H3的输入；H3的输出会被路由到H7的输入；以此类推。
3. 计算：数据包沿着配置好的路径，依次流经指定的哈希单元，最终从输出端口送出结果。
4. 动态性：对于每个新区块，只需重新配置交叉开关的连接关系，而无需改变哈希单元本身。这提供了应对可变序列所需的灵活性。

那么，这个“灵活性”的代价有多大？这是评估抗性的关键。表2对比了Fixed-15和VarChain的资源开销。

表2: Fixed-15 与 VarChain 资源开销对比

这个结果非常关键：为了实现支持15种哈希函数任意序列的动态路由，硬件开销仅增加了约6%。这意味着，对于ASIC设计者而言，为了支持X16R这类可变序列算法，只需要在固定链设计的基础上，增加一个面积开销很小的交叉开关互联网络即可。这个额外的开销，远不足以抵消ASIC相比CPU/GPU的固有性能优势。

注意事项：交叉开关虽然灵活，但会引入额外的路由延迟。在高速流水线中，这个延迟可能需要额外的流水线寄存器来吸收，这会轻微增加整体延迟，但对吞吐率（每个时钟周期仍可完成一次计算）影响不大。论文也提到，其他互联架构如共享总线或网格结构可能开销更低但延迟更高，需要根据目标频率权衡。

4. 性能评估与ASIC抗性量化分析

硬件实现完毕，接下来就是上电测试，用真实的数据来回答核心问题：这些多哈希机制，到底给ASIC制造了多大麻烦？我们依据AD指标，对三类机制进行逐一剖析。

4.1 固定哈希链：幻想的破灭

我们测试了从Fixed-5到Fixed-15等多种长度的固定哈希链。图6展示了它们在CPU、GPU和FPGA上的性能表现。

• 趋势一致：在所有平台上，随着哈希链长度的增加，算力（Hash/s）都几乎呈线性下降。这是因为完成一次PoW计算所需的总计算量（15个哈希 vs 1个哈希）增加了。
• FPGA的吞吐优势：虽然单个流水线的延迟变长了，但FPGA的流水线架构保证了每个时钟周期依然可以开始一个新的Nonce计算。因此，其绝对算力依然很高，但单位硬件资源（如每千个LUT）的算力效率随着链长增加而下降。
• AD值揭示真相：如图6d所示，所有固定哈希链的AD值（无论是相对于CPU还是GPU）都非常接近1。这意味着，算法复杂度的增加，对ASIC和通用计算平台造成了成比例的性能惩罚。ASIC在计算Fixed-15时，相比计算SHA256d慢了多少倍，CPU和GPU也几乎慢了同样的倍数。因此，ASIC的相对效率优势丝毫没有减弱。

结论很明确：单纯地增加哈希函数的数量，串联成固定流水线，完全无法实现ASIC抗性。这解释了为什么X11、X13等算法的ASIC矿机很快就被开发出来——对芯片设计者而言，这不过是把多个已知的哈希电路模块拼接到一起，设计复杂度是线性的，而性能优势依然是数量级的。

4.2 可变序列哈希链（每区块可变）：微弱的希望与现实的局限

我们评估了两种每区块改变序列的模式：

• Variable-15P：排列模式。每个区块从15种哈希中不重复地选取15个，形成一个排列。这模拟了X11EVO、X16S等算法。
• Variable-15R：可重复选择模式。每个区块独立地选择15次哈希函数，允许重复。这模拟了X16R算法，其序列由前一个区块哈希值决定。

性能表现（图9）：

• Variable-15P：其性能与Fixed-15几乎完全相同。在CPU/GPU上，因为每次还是计算15个不同的哈希，总工作量没变。在FPGA上，由于交叉开关仅带来约6%的额外开销，其标准化算力比Fixed-15仅下降约6%。因此，其AD值依然徘徊在1附近，没有实质性提升。
• Variable-15R：情况出现了有趣的变化。由于哈希函数可以重复，可能会产生极端的序列，比如连续15次都调用计算最慢的那个哈希函数。这会导致负载不均衡：在FPGA的VarChain架构中，被选中的哈希单元忙个不停，而未被选中的单元则空闲。
  • 在CPU/GPU上，这种不均衡的影响被平均化了。因为CPU/GPU是通用处理器，执行不同哈希函数的指令只是代码不同，硬件资源（ALU、寄存器）是共享的，一个“慢”函数并不会导致其他硬件部分闲置。因此，其平均算力与Fixed-15相近。
  • 在FPGA/ASIC上，影响是直接的。如果某个哈希单元被频繁调用，它就成为流水线的瓶颈，而其他空闲的单元无法帮助分担工作。这导致了FPGA算力的下降。实测中，Variable-15R的平均算力比Variable-15P低了约32.6%。

关键的AD值：Variable-15R相对于GPU的AD值达到了约1.33。这是本次评估中，多哈希机制取得的最高AD值。它表明，通过引入可重复选择的随机序列，确实给ASIC带来了一些额外的性能劣势（约33%）。

实操心得：负载不均衡是可变序列算法能给ASIC制造麻烦的唯一有效途径。但设计时需要谨慎：如果算法导致某些哈希函数被选中的概率极低，那么ASIC设计者可能会选择不将这些函数实例化在芯片上，而是通过少量实例分时复用来模拟，从而规避负载不均衡。X16R的设计中，16个函数被选中的概率是相对均匀的，这迫使ASIC必须实现所有函数，才能发挥最大效能。

4.3 可变序列哈希链（每Nonce可变）：一个弄巧成拙的思路

我们还探索了一种更极端的方案：Variable-15N。在这个方案中，哈希序列不仅每个区块变，甚至对每个Nonce尝试都变。当前哈希函数的输出结果，直接决定了下一个要调用的哈希函数是哪一个。

这个想法听起来很“抗ASIC”，因为计算路径完全动态，不可预测。但实测结果（图9）却令人大跌眼镜：

• CPU：性能与固定链相近。因为对于CPU来说，无非是执行一串条件跳转指令，开销不大。
• FPGA：性能比Variable-15P下降约15.7%，比Variable-15R要好。这是因为在VarChain上，多个Nonce是同时并行计算的，不同Nonce的哈希序列不同，反而在宏观上均衡了不同哈希单元之间的负载。
• GPU：遭遇灾难性性能下降，算力仅为Variable-15P的2.68%！原因在于控制流发散。GPU的高效依赖于成百上千个线程（每个线程处理一个Nonce）锁步执行相同的指令。当每个线程因为哈希序列不同而执行不同的条件分支时，GPU的SIMD（单指令多数据）架构效率急剧下降，线程组被迫串行化执行不同的路径。

结论：Variable-15N非但没有提升ASIC抗性（其AD值并不突出），反而误伤了GPU。它成了一个“GPU不友好”算法，而不是“ASIC抵抗”算法。这提醒我们，抗ASIC的设计不能以严重牺牲主流通用计算平台的效率为代价，否则会损害网络的参与度和安全性。

4.4 与内存硬算法的对比：差距悬殊

为了给多哈希机制的AD值提供一个参照系，论文估算了经典内存硬算法Ethash（以太坊1.0所用）的AD值。

Ethash的抗性原理完全不同：它要求每次哈希计算都需要访问一个巨大的数据集（DAG），这使得性能瓶颈从计算单元转移到了内存带宽上。GPU拥有显存的高带宽，而ASIC/FPGA的片外内存带宽通常成为瓶颈。

基于带宽估算，Ethash在所用FPGA上的理论最大算力约为2.34 MH/s，而在NVIDIA 1080 Ti GPU上实测约为32.4 MH/s。以此计算，Ethash相对于GPU的AD值下限约为2.32。

这个2.32意味着什么？它意味着，Ethash算法让ASIC（模拟）相比GPU的性能劣势，是SHA256d算法下的2.32倍。这比Variable-15R的1.33要高得多。然而，即便是AD值达到2.32的Ethash，最终也未能阻止专用矿机（如Ethash ASIC）的出现，只是延缓了其出现的时间。

表3: 各类PoW机制的ASIC抗性水平总结

5. 讨论、启示与未来方向

通过上述硬核的数据分析，我们可以得出一些超越本次实验本身的、更具普遍性的结论和启示。

5.1 为什么多哈希机制收效甚微？

1. 硬件泛化能力被低估：ASIC设计并非我们想象中那样“僵化”。一个设计良好的交叉开关或可配置数据路径，可以以很小的面积开销（本次实验为~6%）换取巨大的算法灵活性。一旦这种可配置的“多哈希核”被设计出来，它就可以通吃所有基于相同哈希函数集的变种算法。
2. 算法复杂度与硬件复杂度非线性相关：增加哈希函数种类，对软件（CPU/GPU）而言是增加不同的代码模块；对ASIC而言是增加不同的电路模块。两者都是近似线性的增长。而ASIC在每模块上的性能功耗比优势是数量级的，线性增长的开销无法抵消这种优势。
3. 抗性核心在于制造“不对等”：有效的ASIC抗性，必须找到一种让ASIC“难受”而让CPU/GPU“相对好受”的特性。内存带宽依赖（如Ethash）是一个成功的不对等点，因为GPU的显存带宽架构天生优于传统ASIC的片外内存访问。多哈希机制试图在“计算逻辑多样性”上制造不对等，但硬件互联技术轻易地抹平了这点差异。Variable-15R通过负载不均衡制造了一点不对等，但程度有限。

5.2 对共识机制设计的启示

1. ASIC抗性是一个动态目标：不存在一劳永逸的“抗ASIC”算法。这是一个猫鼠游戏。任何依赖于固定计算模式的PoW，无论多复杂，最终都可能被ASIC化。抗性算法的目标是提高ASIC化的研发成本和时间窗口，维护网络前期的去中心化。
2. 考虑广义的“硬件抗性”：与其聚焦于“抗ASIC”，不如思考“抗专业化硬件”。这包括：
   • 内存硬算法：如Ethash、Cuckoo Cycle。其抗性更强，但最终仍可能被具有高带宽内存堆叠的专用硬件攻克。
   • 计算存储混合型：要求同时进行大量计算和随机内存访问，最大化利用通用处理器的优势。
   • 动态调整算法：像X16R那样定期变化，但需要更根本的变化（如更换哈希函数集本身），而不仅仅是调整顺序。
3. 超越PoW的思考：当维护PoW的去中心化变得成本越来越高时，社区应该认真考虑其他共识机制，如权益证明（PoS）、委托权益证明（DPoS）、权威证明（PoA）等。这些机制从根本上摆脱了算力竞争，也就消除了ASIC的威胁。以太坊2.0转向PoS正是这一思路的体现。

5.3 给矿工与开发者的建议

• 对于矿工：不要盲目相信“ASIC抗性”的宣传。对于任何新的PoW币种，要深入调研其算法原理，评估其被ASIC化的潜在速度和难度。Variable-15R（X16R类）可能提供比固定链更长的ASIC免疫窗口，但绝非永久。内存硬算法的窗口期通常更长。
• 对于开发者：如果决定采用PoW并追求去中心化，应优先考虑经过时间考验的内存硬算法，或设计将内存带宽、缓存容量与计算深度紧密结合的新型算法。同时，应在协议层预留算法升级或切换的机制，以便在ASIC出现时能够及时反应。

5.4 未来研究方向

本次研究主要关注性能层面的AD指标。未来评估可以扩展到更全面的维度：

• 能效比：即使AD值不高，如果算法显著增加了ASIC的功耗（例如通过频繁激活/关闭不同哈希单元导致动态功耗激增），也可能在能效层面削弱其优势。
• 经济成本模型：将ASIC的研发流片成本、时间成本纳入模型，评估一个算法能将ASIC化的经济门槛提高到什么程度。
• 异构计算友好性：探索能更好地利用CPU、GPU、甚至FPGA自身混合计算资源的算法，让通用硬件也能通过架构创新获得优势。

最后，我想分享一点个人在复现这类硬件评估实验时的体会：仿真和理论推演永远不能替代真实的硬件实现与测量。很多在纸面上看起来能极大增加ASIC复杂度的设计，一旦用硬件描述语言实现出来，经过综合、布局布线，其真实的面积和时序开销往往比预想的小得多。ASIC设计领域的工程智慧非常强大，永远不要低估硬件工程师将复杂算法“压平”、“优化”的能力。对抗算力集中化，或许最终需要的是共识机制层面的范式转移，而不仅仅是在哈希函数的花样上做文章。