FPGA状态机实战：用Mealy和Moore两种方式手把手教你实现11010序列检测器

FPGA状态机实战：用Mealy和Moore两种方式手把手教你实现11010序列检测器

在数字电路设计中，状态机是最核心的设计思想之一。无论是简单的按键消抖还是复杂的通信协议处理，状态机都能提供清晰的设计框架。对于FPGA开发者来说，掌握Mealy和Moore两种状态机模型及其实现差异，是进阶路上的必修课。本文将以11010序列检测器为例，带你从零开始实现两种状态机，并通过仿真对比它们的实际表现差异。

1. 状态机基础与序列检测原理

状态机本质上是对系统行为的数学建模，它将系统抽象为有限的状态集合和状态间的转移条件。在硬件描述语言中，状态机通常用case语句实现，每个状态对应一个case分支。

1.1 Mealy与Moore状态机的本质区别

两种状态机最核心的区别在于输出信号的生成逻辑：

• Mealy状态机：输出由当前状态和输入信号共同决定
• Moore状态机：输出仅取决于当前状态

这种差异导致了两者在时序行为和状态数量上的不同。以一个简单的11010序列检测为例：

// Mealy输出示例 always @(*) begin if (current_state == S4 && !sequence_in) detect_out = 1'b1; else detect_out = 1'b0; end // Moore输出示例 always @(*) begin detect_out = (current_state == S5); end

1.2 序列检测器的设计要点

设计一个可靠的序列检测器需要考虑以下几个关键因素：

1. 重叠检测：当检测到"11010"后，最后的"0"是否可以作为下一个序列的起始？
2. 错误恢复：在检测过程中遇到不符合预期的输入时，如何回到正确的状态？
3. 时序约束：输出信号需要满足建立/保持时间要求

下表对比了两种状态机在序列检测中的典型特征：

2. Mealy状态机的完整实现

2.1 状态定义与转移图

对于11010序列检测，Mealy状态机需要5个状态：

• S0：初始状态，等待第一个'1'
• S1：已收到'1'，等待第二个'1'
• S2：已收到'11'，等待'0'
• S3：已收到'110'，等待'1'
• S4：已收到'1101'，等待'0'

状态转移图如下：

S0 --1--> S1 S1 --1--> S2 S2 --0--> S3 S3 --1--> S4 S4 --0--> 输出检测成功

2.2 Verilog代码实现

采用经典的三段式写法，确保代码清晰可维护：

module mealy_11010_detector ( input clk, input reset, input sequence_in, output reg detect_out ); // 状态编码 localparam S0 = 3'd0; localparam S1 = 3'd1; localparam S2 = 3'd2; localparam S3 = 3'd3; localparam S4 = 3'd4; reg [2:0] current_state, next_state; // 状态寄存器 always @(posedge clk or posedge reset) begin if (reset) current_state <= S0; else current_state <= next_state; end // 状态转移逻辑 always @(*) begin case (current_state) S0: next_state = sequence_in ? S1 : S0; S1: next_state = sequence_in ? S2 : S0; S2: next_state = sequence_in ? S2 : S3; S3: next_state = sequence_in ? S4 : S0; S4: next_state = sequence_in ? S2 : S0; default: next_state = S0; endcase end // 输出逻辑（Mealy型） always @(*) begin if (current_state == S4 && !sequence_in) detect_out = 1'b1; else detect_out = 1'b0; end endmodule

注意：Mealy机的输出直接组合逻辑生成，这可能导致输出出现毛刺。在实际应用中可能需要额外寄存器打拍。

2.3 关键设计技巧

1. 状态编码选择：这里使用二进制编码，但在实际FPGA中，独热码(one-hot)可能更节省资源
2. 复位策略：确保所有状态机都有明确的复位状态
3. 输出寄存：必要时可添加输出寄存器改善时序

// 输出寄存示例 reg detect_out_reg; always @(posedge clk) begin detect_out_reg <= (current_state == S4 && !sequence_in); end assign detect_out = detect_out_reg;

3. Moore状态机的完整实现

3.1 状态定义与转移图

Moore状态机需要6个状态，比Mealy多一个最终状态：

• S0：初始状态
• S1：收到'1'
• S2：收到'11'
• S3：收到'110'
• S4：收到'1101'
• S5：收到'11010'（检测成功状态）

状态转移逻辑与Mealy类似，但输出仅取决于当前状态是否为S5。

3.2 Verilog代码实现

module moore_11010_detector ( input clk, input reset, input sequence_in, output reg detect_out ); // 状态编码 localparam S0 = 3'd0; localparam S1 = 3'd1; localparam S2 = 3'd2; localparam S3 = 3'd3; localparam S4 = 3'd4; localparam S5 = 3'd5; reg [2:0] current_state, next_state; // 状态寄存器 always @(posedge clk or posedge reset) begin if (reset) current_state <= S0; else current_state <= next_state; end // 状态转移逻辑 always @(*) begin case (current_state) S0: next_state = sequence_in ? S1 : S0; S1: next_state = sequence_in ? S2 : S0; S2: next_state = sequence_in ? S2 : S3; S3: next_state = sequence_in ? S4 : S0; S4: next_state = sequence_in ? S2 : S5; S5: next_state = sequence_in ? S1 : S0; default: next_state = S0; endcase end // 输出逻辑（Moore型） always @(*) begin detect_out = (current_state == S5); end endmodule

3.3 设计优化建议

1. 状态编码优化：对于6个状态，使用3位二进制编码比独热码更节省资源
2. 输出时序：Moore机的输出变化总是同步于时钟沿，时序更稳定
3. 功耗考虑：Moore机通常比Mealy机多一个状态，可能增加少量动态功耗

4. 仿真对比与性能分析

4.1 测试平台搭建

使用相同的测试激励对比两种实现：

module tb_detector; reg clk = 0; reg reset = 1; reg sequence_in = 0; wire mealy_out, moore_out; // 实例化两种检测器 mealy_11010_detector mealy_inst(.*); moore_11010_detector moore_inst(.detect_out(moore_out),.*); always #5 clk = ~clk; initial begin #100 reset = 0; // 测试序列：11010110011010 @(posedge clk) sequence_in <= 1; @(posedge clk) sequence_in <= 1; @(posedge clk) sequence_in <= 0; @(posedge clk) sequence_in <= 1; @(posedge clk) sequence_in <= 0; // 第一次检测 @(posedge clk) sequence_in <= 1; @(posedge clk) sequence_in <= 1; @(posedge clk) sequence_in <= 0; @(posedge clk) sequence_in <= 0; @(posedge clk) sequence_in <= 1; @(posedge clk) sequence_in <= 1; @(posedge clk) sequence_in <= 0; @(posedge clk) sequence_in <= 1; @(posedge clk) sequence_in <= 0; // 第二次检测 #100 $finish; end endmodule

4.2 仿真结果分析

通过仿真波形可以观察到以下关键差异：

1. 输出时序：

   • Mealy机在检测到最后一个'0'的同一时钟周期就输出高电平
   • Moore机需要等到下一个时钟上升沿才输出高电平

2. 状态变化：

   • Mealy机在S4状态遇到'0'时直接回到S0
   • Moore机需要先进入S5状态，下一个周期才回到S0

3. 资源占用：

   • 综合报告显示Mealy机使用更少的触发器（5个状态 vs 6个状态）
   • Moore机的输出逻辑更简单，组合逻辑资源可能更少

4.3 实际应用选型建议

根据项目需求选择合适的实现方式：

• 选择Mealy机当：

  • 需要立即响应输入变化
  • 系统对状态寄存器资源敏感
  • 可以接受输出可能存在毛刺

• 选择Moore机当：

  • 需要确保输出稳定无毛刺
  • 系统时钟频率较高，需要更宽松的时序
  • 设计需要更直观的状态定义

下表总结了两种实现的关键对比：