1. 开发端口核心架构与通信模式总览
在嵌入式系统开发，尤其是针对像MPC860这类高性能PowerPC处理器的深度调试中，开发端口（Development Port）是连接外部调试器与处理器内核的“生命线”。它远不止是一个简单的串行接口，而是一个集成了状态机、移位寄存器、模式控制和中断管理的复杂子系统。理解其工作原理，是进行高效、稳定片上调试（On-Chip Debugging）的基础。开发端口的核心任务是在不干扰处理器正常执行流（或可控地干扰）的前提下，实现调试器与内核之间的指令注入、数据读写、状态监控以及断点控制。
MPC860的开发端口主要围绕两个核心模式构建：陷阱使能模式（Trap Enable Mode）和调试模式（Debug Mode）。这两种模式共享同一套物理引脚（主要是DSDI和DSDO），但通信协议、数据宽度和功能强弱有显著区别。简单来说，陷阱使能模式是“轻量级”的，主要用于设置和使能断点（Watchpoint）与跟踪功能；而调试模式则是“完全体”，在此模式下，调试器可以完全接管CPU，单步执行、读写寄存器、访问内存，实现全功能的交互式调试。所有通信都基于一个35位的移位寄存器，数据以串行方式移入移出，其时钟则依赖于两种不同的时钟模式：同步自时钟和异步时钟模式。模式的选择并非由软件配置，而是在硬件复位时瞬间决定的，这要求硬件设计必须一次做对。
2. 时钟模式：同步自时钟 vs. 异步时钟
时钟是数字通信的脉搏。对于调试端口这种高速、可靠的通信链路，时钟方案的选择至关重要，它直接关系到信号采样是否准确、数据能否正确传输。MPC860提供了两种方案，其选择机制非常“硬件”。
2.1 模式选择机制：复位时的关键8个周期
开发端口时钟模式的选择是一个纯粹的硬件行为，发生在处理器系统复位（SRESET）信号撤销后的极短时间内。具体来说，在SRESET撤销后的第8个系统时钟（CLKOUT）上升沿，处理器会采样开发串行数据输入（DSDI）引脚的电平状态，并将其锁存。
- 如果锁存值为低电平（0）：则使能异步时钟模式（Asynchronous Clocked Mode）。
- 如果锁存值为高电平（1）：则使能同步自时钟模式（Synchronous Self-Clocked Mode）。
这个设计意味着，在电路板上，DSDI引脚必须通过一个上拉或下拉电阻，将其固定在一个确定的电平，以确保每次复位后都能进入预期的模式。通常，为了简化外部调试器设计，同步自时钟模式是更常见的选择，因为此时钟由MPC860自身产生并输出，调试器只需跟随即可，无需额外的时钟线连接。
实操心得：硬件设计的关键一票很多调试连接不上的问题，根源就在于这个复位时的采样。如果你的设计需要异步时钟模式（例如，为了与一个特定频率的外部调试器时钟同步），务必确保在SRESET撤销时，DSDI引脚被可靠地拉低。任何毛刺或电平不稳定都可能导致模式选择错误，进而使整个调试接口失效。建议在DSDI引脚靠近MPC860的位置放置一个高质量的RC滤波电路（例如，1kΩ电阻串联100pF电容到地），以滤除复位期间的噪声。
2.2 同步自时钟模式详解
在同步自时钟模式下，MPC860的调试端口自己生成通信时钟。它会通过CLKOUT引脚（或其他指定的时钟输出引脚，具体取决于芯片配置）向外部调试工具输出时钟信号。数据在此时钟的边沿进行采样和移出。
工作流程如下：
- 复位与模式锁定：SRESET撤销，8个时钟后锁定DSDI电平（高），进入同步模式。
- 通信启动：当内核需要与调试器通信（例如，尝试从调试端口指令寄存器DPIR读取指令），调试端口会将35位移位寄存器的最高位（MSB）驱动到DSDO引脚上，作为“就绪（Ready）”信号（低电平有效）。
- 数据传输：外部调试器检测到DSDO上的“就绪”位后，便在下一个时钟周期开始，将数据（以“起始位”为高电平开始）连同时钟一起发送到DSDI。整个通信由MPC860输出的时钟同步。
优势：连接简单，仅需数据线（DSDI， DSDO）和地线即可，时钟由目标板提供，避免了复杂的时钟同步问题。非常适合线缆较长的仿真器连接。
2.3 异步时钟模式详解
在异步时钟模式下，通信时钟由外部调试工具提供。MPC860内部会启用一个异步时钟使能信号，该信号在SRESET撤销、且DSDI被采样为低电平后的第8个时钟周期被置位。
工作流程如下：
- 复位与模式锁定：SRESET撤销，8个时钟后锁定DSDI电平（低），内部异步时钟使能信号有效。
- 时钟使能：模式选定后，端口不会立即开始扫描数据。它会等待SRESET撤销后至少16个时钟周期，以确保系统稳定。之后，它开始监控DSDI线路，等待起始位。
- 数据传输：外部调试器提供时钟和数据。MPC860使用内部逻辑来采样DSDI上的数据，这个采样逻辑需要与外部时钟同步，因此对时钟信号的质量和时序要求更为严格。
优势：适用于调试工具需要主导通信节奏的场景，或者当目标系统时钟不稳定时。但需要额外的时钟线连接，且时序裕度较小。
注意事项：模式选择的“静默期”手册中特别强调，在SRESET撤销后的16个时钟周期内，必须保证DSDI引脚上无任何跳变。因为在这段时间内，端口正在初始化并准备开始扫描起始位。如果DSDI上出现毛刺，可能会被误认为是通信起始位，导致端口状态机混乱，无法进入正常的通信流程。因此，确保DSDI在复位后处于稳定且无噪声的状态，是硬件设计必须考虑的一点。
3. 陷阱使能模式：轻量级断点与跟踪控制
陷阱使能模式是调试功能的“哨兵”模式。在此模式下，调试器不能直接控制CPU执行，但可以设置“陷阱”——即特定事件发生时，让CPU跳转到异常处理程序。这对于监控程序运行、收集性能数据、或触发特定的日志记录非常有用。
3.1 通信协议与数据格式
在陷阱使能模式下，一次完整的传输只有10位，只使用了35位移位寄存器的最低7位数据位。传输帧结构如下：
| 位序 | 名称 | 描述 | 值 |
|---|---|---|---|
| 0 | 起始位 (Start) | 标志传输开始，由调试器驱动 | 1 |
| 1 | 模式位 (Mode) | 区分陷阱使能模式与调试模式 | 1 (表示陷阱使能模式) |
| 2 | 控制位 (Control) | 决定数据写入TECR的哪个部分 | 0 或 1 |
| 3-9 | 数据位 (Data Bits 0-6) | 7位有效数据 | 用户定义 |
这10位数据通过DSDI引脚移入。控制位是关键：
- 控制位 = 0：将7个数据位锁存到陷阱使能控制寄存器（TECR）的“陷阱使能”和“VSYNC”功能位。这用于启用或禁用特定的指令或数据观察点（Watchpoint）。
- 控制位 = 1：将7个数据位锁存到TECR的“断点”位。这用于设置硬件断点。
3.2 核心功能：观察点与断点
观察点和断点是陷阱使能模式的核心。
- 观察点（Watchpoint）：当CPU访问特定的地址（指令地址或数据地址）或数据时，触发一个“陷阱”事件。这个事件可以配置为产生一个调试异常（如果调试模式使能），或者简单地记录一个状态。MPC860提供了多达4个指令地址观察点（通过CMPA-D寄存器设置）和2个加载/存储观察点（通过CMPE-H寄存器设置地址和数据）。
- 断点（Breakpoint）：是观察点的一种特殊应用。当观察点条件满足，并且相应的使能位被设置时，可以触发处理器进入调试模式（如果已使能）或产生一个非屏蔽中断。
在陷阱使能模式下，通过发送10位帧，调试器可以远程配置这些观察点和断点的使能状态，而无需修改目标系统的任何程序代码。这是一种非常低侵入性的调试手段。
3.3 输出数据解析
在陷阱使能模式下，从DSDO引脚移出的数据（即状态）格式是固定的，如下表所示：
| 就绪位 (Ready) | 状态位[1:0] | 数据位[2:31] (或[2:6]) | 功能描述 |
|---|---|---|---|
| 0 | 00 | 有效数据 | 来自内核的有效数据：当内核向DPDR写入数据后输出。 |
| 0 | 01 | 冻结状态 / 下载过程状态 | 复合状态：Bit2指示内核是否在调试模式（冻结），Bit3指示快速下载过程是否在进行中。 |
| 0 | 10 | 全1 | 序列错误：表示上一次从调试器接收到的命令/数据与内核预期不符（例如，内核等指令却收到了数据）。 |
| 0 | 11 | 全1 | 内核中断：表示上一条指令执行期间发生了中断。 |
| 1 | XX | 全1 | 空（Null）：表示上一次传输无错误，且没有数据需要从内核输出。 |
在陷阱使能模式下，“来自内核的有效数据”和“内核中断”这两种状态是不会出现的，因为它们仅在调试模式下发生。因此，最常见的输出就是“空”编码，表示上一次的陷阱设置命令已被成功接收和处理。
4. 调试模式：完全交互式控制
调试模式是功能完整的模式，在此模式下，外部调试器（如JTAG仿真器配合调试软件）能够像“大脑”一样控制CPU。
4.1 模式切换与通信启动
调试模式是陷阱使能模式的超集。要进入调试模式，需要先通过陷阱使能模式或其它方式（如设置DER寄存器相应位并使能调试模式）触发一个调试异常。一旦CPU进入调试模式，开发端口的通信方式就升级了。
通信启动的主动权发生了变化：
- 在陷阱使能模式：通信由调试器发起（发送10位帧）。
- 在调试模式：通信由内核发起。当内核在调试模式下尝试从调试端口指令寄存器（DPIR）读取下一条指令，或从调试端口数据寄存器（DPDR）读取数据时，调试端口会主动在DSDO上输出一个“就绪”位（低电平）。这相当于内核在问：“调试器，我下一步该做什么？”
4.2 输入数据格式：指令、数据与命令
在调试模式下，传输使用完整的35位帧。其结构如下：
| 位域 | 起始位 | 模式位 | 控制位 | 数据/指令/命令 (32位) | 功能 |
|---|---|---|---|---|---|
| 指令 | 1 | 0 | 0 | 32位指令代码 | 传输指令给内核执行 |
| 数据 | 1 | 0 | 1 | 32位数据 | 传输数据到DPDR（供内核读取） |
| 陷阱使能 | 1 | 1 | 0 | 低7位有效，高25位忽略 | 同陷阱使能模式，写TECR |
| 调试端口命令 | 1 | 1 | 1 | 扩展/主操作码 | 控制类命令（如复位、断点） |
关键点解析：
- 指令与数据的区分：完全由“控制位”决定。这要求调试器必须精确跟踪内核的状态：内核是在等指令还是等数据？如果发错，会导致“序列错误”。
- 调试端口命令：这是一个强大的控制通道。例如：
00001: 请求硬件复位（HRESET）。00010: 请求软件复位（SRESET）。1 1 00011: 开始快速下载过程。1 0 00011: 结束快速下载过程。x 1 11111: 断言（触发）可屏蔽断点。x 0 11111: 取消断言可屏蔽断点。 这些命令允许调试器在底层控制处理器，而不依赖于执行具体的指令。
4.3 输出数据与状态机
调试模式下的输出格式与陷阱使能模式相同（见表3），但所有状态都可能出现。此时的状态机更为复杂：
- 最高优先级是“有效数据”：当内核执行了
mtspr指令将通用寄存器（GPR）内容写入DPDR后，该数据会通过DSDO移出。即使此时有中断发生，也优先输出数据。 - 序列错误：这是调试器逻辑错误的主要指示。原因就两个：内核等指令时你发了数据，或者内核等数据时你发了指令。发生序列错误后，端口会忽略当前移入的命令，并在下一次通信中报告错误。调试器必须处理这个错误，通常需要重新同步状态（例如，重新读取内核状态）。
- 内核中断：如果上一条执行的指令产生了任何中断（如非法指令、外部中断等），且该中断在DER中被使能可进入调试模式，则状态会报告“内核中断”。此时，调试器需要读取ICR寄存器来确定具体的中断原因，并决定如何处理（例如，单步跳过中断处理程序）。
4.4 快速下载过程：效率优化
向目标系统内存下载大量数据（如程序镜像）是调试中的常见操作。如果通过“发送存储指令 -> 发送数据 -> 执行指令”这个循环，效率极低。MPC860提供了快速下载过程（Fast Download Procedure）来优化。
其原理是：调试器首先通过命令启动快速下载过程。然后，它只需要连续发送数据字。内核内部固化了这样一段微代码循环：
- 从DPDR读取一个数据字（由调试器发送）。
- 将这个数据字存储到由某个GPR（如GPR30）指向的内存地址。
- 自动递增该地址指针。
- 等待下一个数据字。
这样，省去了反复发送stw或stwu指令的开销，仅需传输数据本身，带宽利用率大幅提升。下载结束时，调试器发送“结束下载过程”命令。
实操心得：快速下载的地址初始化手册中的代码示例（Figure 44-12）是关键。在发出“开始下载过程”命令之前，调试器必须确保用于存储地址的GPR（示例中是GPR30）已经正确初始化。通常，这需要先通过常规的调试模式，向该GPR写入目标内存块的起始地址减4。因为循环中的第一条指令是
mfspr RX, DPDR，第二条是stwu RX, 4(RY)，stwu指令会在存储后执行RY = RY + 4。所以初始的RY应该是目标地址 - 4，这样第一次存储后，RY就正好指向目标起始地址。这个细节很容易被忽略，导致下载的数据错位。
5. 开发支持编程模型：寄存器详解
要灵活运用调试功能，必须掌握一组特殊的系统程序员寄存器（SPR）。它们通过mtspr（写）和mfspr（读）指令访问。
5.1 比较器寄存器（CMPA-CMPH）：设定监控目标
这是设置观察点和断点的“坐标”。共8个32位比较器寄存器：
- CMPA, CMPB, CMPC, CMPD：用于指令地址比较。由于指令是字对齐的，最低两位（bit 30-31）保留。
- CMPE, CMPF：用于加载/存储操作的地址比较。
- CMPG, CMPH：用于加载/存储操作的数据比较。
例如，如果你想在程序执行到0x1000地址时触发断点，就将0x1000写入CMPA。如果你想在变量0x2000被写入特定值0xDEADBEEF时触发，就将0x2000写入CMPE，将0xDEADBEEF写入CMPG。
5.2 控制寄存器（ICTRL, LCTRL1, LCTRL2）：定义监控逻辑
仅有“坐标”不够，还需要定义“触发条件”和“逻辑��系”。
指令支持控制寄存器（ICTRL）：配置4个指令观察点。
CTA-CTD（位0-11）：为CMPA-D分别设置比较类型（等于、小于、大于、不等于）。IW0-IW3（位12-19）：配置每个指令观察点的触发源。可以是单个比较器匹配（如A），也可以是两个比较器的逻辑组合（如A与B，A或B）。这允许设置复杂的条件断点，例如“当程序计数器等于0x1000或等于0x2000时”。SIWxEN/DIWxEN：分别控制通过软件（写寄存器）或开发端口（通过陷阱使能模式）来使能该观察点。IFM：忽略第一次匹配。这在执行“继续运行”命令时非常有用，可以跳过当前已满足的断点条件。
加载/存储支持比较器控制寄存器（LCTRL1）：配置地址（CMPE/F）和数据（CMPG/H）比较器的行为。
CTE-CTH：为CMPE-H设置比较类型。CRWE/CRWF：选择是对读操作、写操作还是两者都进行匹配。CSG/CSH：设置数据比较的大小（字节、半字、字）。SUSG/SUSH：设置数据比较是有符号还是无符号。CGBMSK/CHBMSK：字节掩码。允许你只比较数据字的特定字节。例如，你可以设置只在数据的最高字节等于特定值时触发。
加载/存储支持与或控制寄存器（LCTRL2）：配置两个复杂的加载/存储观察点（LW0, LW1）。每个观察点可以关联三个条件，必须同时满足才触发：
- 指令事件（Instruction Event）：可关联到前述的4个指令观察点之一（IW0-IW3），并可选择是否关心此条件（
LWxIADC）。 - 地址事件（Address Event）：可关联到CMPE/F的比较结果，支持“与”、“或”逻辑（
LWxLA）。 - 数据事件（Data Event）：可关联到CMPG/H的比较结果，支持“与”、“或”逻辑（
LWxLD）。 这实现了极其强大的数据断点，例如：“当执行到函数foo内（指令观察点IW0匹配）且向地址0x3000写入数据0x1234时触发”。
- 指令事件（Instruction Event）：可关联到前述的4个指令观察点之一（IW0-IW3），并可选择是否关心此条件（
5.3 调试使能与状态寄存器（DER, ICR）
- 调试使能寄存器（DER）：这是一个开关寄存器。每一位对应ICR中的一个中断原因（如外部中断、对齐错误、断点等）。只有DER中相应的位被置1，且处理器处于调试模式时，该事件发生时才会导致处理器进入调试模式。其复位值
0x0200_2000意味着“实现相关的软件仿真中断”和“DTLB缺失”默认是使能的，这通常是芯片初始化调试环境所需。 - 中断原因寄存器（ICR）：这是一个状态寄存器。当处理器因调试事件进入调试模式时，硬件会自动设置ICR中对应的位，指明具体原因。该寄存器在读取时会被自动清除。这是判断调试入口原因的唯一权威依据。
5.4 保护机制与访问规则
这些调试寄存器是有权限保护的，总结如下表：
| 操作 | MSR[PR] (特权位) | 调试模式使能 | 处于调试模式 | 结果 |
|---|---|---|---|---|
| 读寄存器 | 0 (核心态) | 0 | X | 可读。读ICR会清除它。 |
| 读寄存器 | 0 (核心态) | 1 | 0 | 可读。读ICR不会清除它。 |
| 读寄存器 | 0 (核心态) | 1 | 1 | 可读。读ICR会清除它。 |
| 读寄存器 | 1 (用户态) | X | X | 不可读，产生程序中断。读ICR不清除。 |
| 写寄存器 | 0 (核心态) | 0 | X | 可写。但写ICR或DPDR被忽略。 |
| 写寄存器 | 0 (核心态) | 1 | 0 | 被忽略（无操作）。 |
| 写寄存器 | 0 (核心态) | 1 | 1 | 可写。但写ICR被忽略。 |
| 写寄存器 | 1 (用户态) | X | X | 不可写，产生程序中断。 |
关键解读：
- 用户态程序绝对无法访问调试寄存器，这保证了系统安全。
- 调试模式使能但未进入时（DER使能，但CPU在正常运行），软件写操作被忽略。这是为了防止正常运行的软件意外修改调试设置。
- 只有在内核态且处于调试模式下，才能完整地配置所有调试寄存器。这通常由调试器通过注入特权指令来完成。
6. 实战配置与问题排查指南
理解了原理，最终要落地到操作。以下是一个典型的利用硬件观察点进行数据监控的配置流程及问题排查思路。
6.1 配置示例：监控特定地址的数据写入
目标：当CPU向内存地址0x8000_1000写入数据0xAAAA5555时，触发断点并进入调试模式。
步骤：
- 进入调试模式：通过调试器使能调试模式（通常通过设置MSR或触发一个已使能的调试事件）。
- 设置比较器值：
; 假设使用CMPE和CMPG lis r0, 0x8000 ori r0, r0, 0x1000 mtspr CMPE, r0 ; 设置地址比较器E为 0x80001000 lis r0, 0xAAAA ori r0, r0, 0x5555 mtspr CMPG, r0 ; 设置数据比较器G为 0xAAAA5555 - 配置LCTRL1（加载/存储比较器控制）：
; 假设LCTRL1初始为0。我们需要设置： ; CTE = 100b (等于比较) ; CRWE = 11b (匹配写操作) ; CSG = 01b (字比较) ; SUSG = 0 (无符号) ; CGBMSK = 0000b (所有字节参与比较) ; 计算值: CTE(100) + CTF(000) + CTG(000) + CTH(000) + CRWE(11) + CRWF(00) + CSG(01) + CSH(00) + SUSG(0) + SUSH(0) + CGBMSK(0000) + CHBMSK(0000) ; 位域: [31:30]=00, [29:26]=0000, [25:22]=0000, [21]=0, [20]=0, [19:18]=00, [17:16]=00, [15:14]=00, [13:12]=11, [11:9]=000, [8:6]=000, [5:3]=000, [2:0]=100 ; 转换为32位数: 0b0000_0000_0000_0000_0000_0011_0000_0100 = 0x00000304 lis r0, 0x0 ori r0, r0, 0x0304 mtspr LCTRL1, r0 - 配置LCTRL2（使能观察点）：
; 使能第一个加载/存储观察点(LW0EN=1)，并让其仅关心地址和数据事件。 ; LW0EN=1, LW0IA=00, LW0IADC=0(不关心指令), LW0LA=00(用CMPE), LW0LADC=1(关心地址), LW0LD=00(用CMPG), LW0LDDC=1(关心数据) ; 位域: [31]=SLW1EN(0), [30]=SLW0EN(0), [29]=DLW1EN(0), [28]=DLW0EN(0), [27:21]=保留(0), [20]=BRKNOMSK(0), [19]=LW1LDDC(0), [18:17]=LW1LD(00), [16]=LW1LADC(0), [15:14]=LW1LA(00), [13]=LW1IADC(0), [12:11]=LW1IA(00), [10]=LW1EN(0), [9]=LW0LDDC(1), [8:7]=LW0LD(00), [6]=LW0LADC(1), [5:4]=LW0LA(00), [3]=LW0IADC(0), [2:1]=LW0IA(00), [0]=LW0EN(1) ; 转换为32位数: 0b0000_0000_0000_0000_0000_0100_0010_0001 = 0x00000421 lis r0, 0x0 ori r0, r0, 0x0421 mtspr LCTRL2, r0 - 配置DER（使能加载/存储断点中断）：
; 设置DER的LBRK位（第28位）为1。 ; DER复位值为0x0200_2000。设置第28位：0x0200_2000 | (1 << 28) = 0x1200_2000 lis r0, 0x1200 ori r0, r0, 0x2000 mtspr DER, r0 - 退出调试模式，恢复程序运行。当向
0x8000_1000写入0xAAAA5555时，处理器将触发断点并再次进入调试模式。
6.2 常见问题与排查技巧
调试器无法连接，无响应
- 检查时钟模式：这是首要怀疑对象。用示波器测量SRESET撤销后DSDI引脚的电平，确认是否符合设计预期（上拉为高，下拉为低）。检查上拉/下拉电阻值是否合适（通常4.7kΩ-10kΩ）。
- 检查“静默期”：确认在SRESET撤销后的至少16个CLKOUT周期内，DSDI上没有任何毛刺或干扰。这可能需要检查PCB布局，确保调试接口走线远离噪声源。
- 检查电源和复位：确保MPC860的核电压、I/O电压稳定，复位信号干净无毛刺。
可以连接，但单步执行或设置断点后程序跑飞
- 序列错误：这是最可能的原因。调试器的状态机与处理器内核不同步。处理方法是：一旦检测到序列错误状态，调试器应发送一个NOP命令，并尝试重新读取处理器状态（可能需要通过发送特定指令来探测），重建同步。
- 断点地址未对齐：��令断点地址必须是字对齐的（最低两位为0）。数据断点地址也需要根据设置的大小（字节、半字、字）进行相应对齐。不对齐的地址设置会被忽略或导致不可预知行为。
- DER寄存器未正确使能：即使观察点匹配，如果DER中对应的中断使能位（如LBRK、IBRK）没有置1，处理器也不会进入调试模式，而是继续执行，这可能看起来像“断点无效”。
观察点/断点不触发
- 比较器值设置错误：确认写入CMPx寄存器的值是否正确。注意指令地址比较器（CMPA-D）忽略最低两位。
- 控制寄存器配置错误：仔细核对ICTRL、LCTRL1、LCTRL2的每一位。一个常见的错误是
LWxIADC（是否关心指令事件）位被意外设为1，但对应的指令观察点并未配置或使能，导致整个条件永远不满足。 - 访问权限问题：断点发生在用户态访问，但MSR[PR]=0（核心态）？或者反之？检查当前处理器模式。
- 计数器（COUNTA/B）干扰：如果配置了计数器，断点可能在计数器递减到0时才触发，而不是第一次匹配时触发。
快速下载过程失败
- GPR初始化错误：务必在启动快速下载前，将地址指针GPR（如R30）设置为
目标起始地址 - 4。 - 内存区域不可写：确保目标内存地址是有效的、可写的RAM区域。尝试写入只读或未初始化的内存会导致总线错误，可能使处理器进入异常状态而非调试模式。
- 过程未正确结束：下载完成后，必须发送“结束下载过程”命令，并紧接着发送一个额外的数据字（这个字不会被存储）。缺少这一步，处理器可能一直处于下载循环中。
- GPR初始化错误：务必在启动快速下载前，将地址指针GPR（如R30）设置为
调试MPC860的开发端口，是一个对硬件时序、寄存器配置和状态机逻辑都有严格要求的过程。最有效的调试方法往往是“分而治之”：先确保最基本的时钟模式和串行通信能建立连接；然后在陷阱使能模式下测试简单的断点设置；最后再进入完整的调试模式进行复杂操作。手册中的时序图和寄存器描述是最高准则，任何与手册不符的假设都可能是问题的根源。
