张小明
前端开发工程师
Verilog是一种硬件描述语言（HDL），用于描述数字电路和系统的行为、结构和功能。它是数字IC设计、FPGA开发和ASIC设计中最常用的语言之一。
| 阶段 | 时间 | 重要事件 |
|---|---|---|
| Verilog-XL | 1984 | Gateway Design Automation发布 |
| Verilog 1.0 | 1989 | Cadence收购Gateway |
| Verilog 2.0 | 1991 | 引入时序控制和任务 |
| IEEE 1364-1995 | 1995 | 成为IEEE标准 |
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