DS90UB635-Q1高速串行器：车载摄像头MIPI CSI-2数据长距离可靠传输方案

1. 项目概述：为什么我们需要DS90UB635-Q1这样的高速串行器？

在今天的汽车座舱和智能驾驶系统里，你随便打开一辆新车的配置单，动辄就是七八个甚至十几个摄像头。环视、流媒体后视镜、驾驶员监控、行车记录……这些功能背后，是海量的图像数据需要从分布在车身各处的传感器，实时、可靠地传送到中央处理单元。这可不是简单的“拉根线”就能解决的问题。

想象一下，一个200万像素、每秒60帧的摄像头，它产生的原始数据流有多大？简单算一下：200万像素 * 每个像素10位（常见RAW格式）* 60帧/秒 ≈ 1.2 Gbps。这还只是一个摄像头。如果是四个摄像头做环视，数据量就直接奔着5 Gbps去了。传统的并行接口线束多、成本高、易受干扰，根本无法在车身狭小空间和恶劣电磁环境下胜任长距离传输。这时候，像DS90UB635-Q1这样的高速串行器就成了连接传感器与“大脑”之间的“高速公路”。

它的核心价值在于，把摄像头本地产生的、基于MIPI CSI-2标准的高速并行数据，“打包”成一路高速串行信号，通过一根同轴电缆或者屏蔽双绞线（STP）就能传出去。这根线不仅传数据，还能通过同轴供电（PoC）技术给摄像头模组供电，大大简化了线束设计和装配复杂度。对于系统工程师来说，这意味着更低的成本、更高的可靠性，以及应对未来更高分辨率传感器升级的带宽余量。

2. 核心需求与方案选型：为什么是FPD-Link III + CSI-2？

2.1 汽车传感器接口的“不可能三角”

在车载环境设计传感器链路，我们通常面临一个“不可能三角”：高带宽、长距离、高可靠性。传统的LVDS方案距离长了带宽上不去，带宽高了传输距离和抗干扰能力又成问题。MIPI CSI-2接口虽然带宽高、功耗低，是图像传感器的绝对主流，但其物理层D-PHY的设计初衷是针对板级短距离互联（通常<30cm），直接用于数米长的车体布线简直是灾难。

因此，我们需要一个“翻译官”和“护航员”。这个“翻译官”要能无缝理解CSI-2协议，而“护航员”则要能为高速数据流穿上“防护服”，让它能抵抗车载环境下的电源噪声、电磁干扰，并稳定传输数米远。德州仪器（TI）的FPD-Link III技术，就是扮演这个角色的成熟方案。DS90UB635-Q1则是该方案中面向传感器端的串行器芯片。

2.2 DS90UB635-Q1的核心定位与优势解析

DS90UB635-Q1不是一个简单的电平转换器。它是一个高度集成的系统级芯片，其设计紧紧围绕汽车应用的核心需求：

1. 带宽与性能：最高4.16 Gbps的向前通道速率，足以应对2.3MP@60fps或4MP@30fps的传感器数据流。这为高清环视、电子后视镜等应用提供了充足的性能储备。
2. 协议兼容性：原生支持CSI-2 v1.3和D-PHY v1.2，最多4条数据通道，每条通道速率600-832 Mbps。这意味着它可以与市面上绝大多数车载图像传感器直接对接，无需额外的桥接芯片，减少了系统复杂性和延迟。
3. 双向控制通道（BCC）：这是FPD-Link III的精髓之一。在高速数据流中，它开辟了一条独立的、超低延迟（50 Mbps）的逆向控制通道。通过这条通道，车身上的主机（ECU）可以远程访问并配置摄像头端的传感器（如调整曝光、白平衡），甚至可以读取串行器自身的状态寄存器，实现真正的远程诊断和控制。
4. 同轴电缆供电（PoC）：通过单根同轴电缆同时传输高速数据、双向控制信号和电源。这省去了一根独立的电源线，对于空间受限的后视镜、保险杠等位置安装的摄像头模组来说，是巨大的简化。
5. 车规级可靠性与诊断：AEC-Q100 Grade 2认证（-40°C 到 +105°C 环境温度）、符合ISO 10605和IEC 61000-4-2的ESD防护等级，这些都是进入汽车前装市场的敲门砖。更重要的是，它内置了循环冗余校验（CRC）、传感器数据完整性检查、电压/温度监测、可编程报警、内置自检（BIST）等一系列诊断功能。在追求功能安全的ADAS系统中，这些功能对于实现失效检测和容错运行至关重要。
6. 多摄像头同步：对于环视、自动驾驶等需要多路图像时间对齐的应用，DS90UB635-Q1支持与配套的解串器（如DS90UB638-Q1）或集线器（如DS90UB662-Q1）协同工作，实现精确的多摄像头时钟同步，确保拼接或融合的图像没有撕裂和错位。

选型思考：当你为一个ADAS摄像头模块选型时，如果传感器输出是CSI-2，传输距离超过0.5米，且需要远程控制和诊断，那么像DS90UB635-Q1这样的FPD-Link III串行器几乎是标准答案。相比之下，如果只是短距离板级连接，直接用FPC排线连接处理器即可；如果对成本极度敏感且数据率较低，或许会考虑旧版的FPD-Link I/II或APIX方案，但会牺牲带宽和功能。

3. 芯片深度解析：从引脚到内部架构

3.1 关键引脚功能与电路设计要点

DS90UB635-Q1采用5mm x 5mm的32引脚VQFN封装，面积小巧，适合摄像头模组紧凑的布局。理解几个关键引脚和外围电路设计，是成功应用的第一步。

电源与接地（POWER AND GROUND）：

• VDDD, VDDDRV, VDDPLL (Pin 25, 16, 11)：这三个都是1.8V (±5%)的电源输入引脚，但用途不同。VDDD是数字核心电源，VDDDRV是高速输出驱动器电源，VDDPLL是锁相环模拟电源。设计要点：必须在靠近芯片引脚处，分别为它们放置1μF和0.01μF的退耦电容到地，以滤除高频噪声。特别是VDDPLL，电源噪声会直接转化为输出时钟抖动，影响链路稳定性。
• VDDD_CAP, VDDDRV_CAP, VDDPLL_CAP (Pin 26, 15, 10)：这是芯片内部低压差线性稳压器（LDO）的输出旁路电容引脚。重要提示：这些引脚只能连接电容到地（典型值10μF + 0.1μF + 0.01μF），绝对不能连接到外部电源轨！错误连接会损坏内部LDO。
• GND (DAP)：封装底部的散热焊盘（Die Attach Pad）。必须将其通过多个过孔牢固地连接到PCB的接地平面，这既是电气接地回路，也是主要的散热路径。

CSI-2接口（CSI INTERFACE）：

• CSI_CLKP/N, CSI_DxP/N (Pin 5/6, 3/4, 1/2, 31/32, 29/30)：这些是连接图像传感器的高速差分输入对。设计要点：从传感器到串行器输入端的走线，必须保持严格的100Ω差分阻抗（±5%），并做到等长，以减少信号失真和偏斜。如果某个数据通道未使用，其对应的差分对引脚可以悬空。

FPD-Link III接口（FPD-LINK III INTERFACE）：

• DOUT+/DOUT- (Pin 14/13)：高速串行差分输出对。核心要点：输出必须通过AC耦合电容（典型值100nF）连接到传输线（同轴电缆或STP）。这个电容阻隔了芯片与线缆之间的直流电位，是PoC功能正常工作的基础。电容的耐压值和容值需根据线缆长度和驱动能力计算选择。

配置与控制（CONFIGURATION and CONTROL）：

• PDB (Pin 8)：低电平有效的关断引脚。内部有1MΩ下拉电阻。上电时序关键：必须确保在所有电源稳定后，再通过处理器的GPIO将此引脚拉高，以启动芯片。过早拉高可能导致芯片初始化异常。
• MODE (Pin 21)：模式选择引脚。芯片在上电时（PDB由低到高跳变瞬间）会采样此引脚电压，以确定工作模式（如同步模式、非同步模式、BCC速率等）。通常通过一个由VDD18上拉和GND下拉的分压电阻网络来设置固定电压。
• CLK_OUT/IDX (Pin 19)：这是一个复用引脚。在上电配置阶段，它作为IDX引脚，通过分压电阻设置I2C上拉电压和器件地址。配置完成后，它可作为CLK_OUT输出一个时钟信号。如果不需要时钟输出，直接接地即可。

I2C与GPIO（SERIAL CONTROL INTERFACE & GPIO）：

• I2C_SDA, I2C_SCL (Pin 23, 24)：开漏引脚，需要外部上拉电阻（470Ω 到 4.7kΩ）。上拉电压由IDX引脚配置决定，可以是1.8V或3.3V，这提供了与不同电压水平的主机控制器接口的灵活性。
• GPIO_0/1/2/3 (Pin 17, 18, 27, 28)：通用输入输出引脚。默认上电时为输入模式，内部有约300kΩ下拉电阻。它们可被配置为数字输入/输出，或用作模拟输入以测量外部电压（用于诊断）。使用建议：如果某个GPIO未使用，最好在软件中将其输入功能禁用（设置对应寄存器），而不是简单悬空，以避免浮空引脚引入噪声。

3.2 内部功能框图与数据流

理解数据在芯片内部的流动路径，有助于调试时定位问题。DS90UB635-Q1的核心数据处理流程可以概括为“接收-打包-发送-监控”。

1. CSI-2接收与解析：CSI-2差分接收器（DPHY Receiver）捕获来自传感器的时钟和数据。物理层完成差分到单端的转换和时钟数据恢复。随后，协议层解析CSI-2数据包结构（长包、短包），提取出有效的像素数据、行场同步信息等。
2. 数据格式化与编码：提取出的有效载荷数据进入一个FIFO缓冲区，以平滑数据流。然后，编码/格式化模块（Encoder/Formatter）将这些数据、来自BCC的I2C命令、GPIO状态以及生成的CRC校验码，一起打包成40位的固定帧结构。这种编码确保了直流平衡和足够的信号跳变，便于接收端时钟恢复。
3. 高速串行化与驱动：格式化后的并行数据被串行器（Serializer）转换成高速比特流。电缆驱动器（Cable Driver）则负责将数字比特流转换为适合长距离传输的差分模拟信号，并通过DOUT+/DOUT-引脚输出到同轴电缆或STP线缆上。
4. 反向通道处理：同时，芯片持续从同一对差分线（DOUT+/DOUT-）上接收来自解串器的、调制在反向通道上的控制数据。BCC接收器（BCC Receiver）和时钟数据恢复模块（Clock/Data Recovery）负责解调出低速的逆向控制数据，并将其传递给I2C控制器，从而实现对传感器或本地寄存器的远程访问。
5. 时钟管理与系统控制：整个芯片的时钟由内部锁相环（PLL）或外部参考时钟（CLKIN）生成。控制器（Controller）模块协调各部分工作，并管理着大量的配置寄存器，用户可以通过本地I2C接口访问这些寄存器，以配置工作模式、诊断参数等。

注意：这个数据流是单向的（传感器数据向前）和双向的（控制信号）同时进行的，它们通过频分或时分复用的方式在同一对物理线缆上共存，这是FPD-Link III实现单线传输的关键。

4. 关键电路设计与布局实战指南

4.1 电源树设计与去耦策略

对于高速混合信号芯片，电源设计是稳定性的基石。DS90UB635-Q1的电源设计需要格外精细。

分路供电与去耦： 如前所述，VDDD（数字核）、VDDDRV（输出驱动）、VDDPLL（锁相环）最好由同一个1.8V电源通过磁珠或0Ω电阻隔离后分别供电。这样既能避免数字开关噪声串扰敏感的模拟和PLL电路，又能确保共地。每个电源引脚处的去耦电容组合（如1μF + 0.1μF + 0.01μF）应尽可能靠近引脚放置，其中最小容值的电容（0.01μF）要最近，以提供最高频的电流补偿。

内部LDO旁路电容： VDDD_CAP, VDDDRV_CAP, VDDPLL_CAP这三个引脚的电容是芯片内部稳压器的输出滤波电容。其典型推荐值10μF + 0.1μF + 0.01μF需要严格遵守。这些电容的接地端必须连接到非常“干净”的地平面，最好直接通过过孔连接到芯片正下方的接地层。

PoC电路设计： 当使用同轴电缆供电时，需要在串行器输出端和解串器输入端设计PoC电路。核心元件是PoC电感。它的作用是让低频的直流电源（通常为5V或12V）顺利通过以给摄像头端供电，同时阻挡高频的串行数据信号（4.16 Gbps），防止其泄露到电源端造成干扰或衰减。

• 电感选型：需要选择在目标数据速率（如4.16GHz）下具有高阻抗（理想情况下大于500Ω），而在直流和低频下阻抗很小的电感。通常使用绕线电感或磁珠，具体型号需参考TI的评估板设计或应用笔记。
• 电路连接：同轴电缆的屏蔽层通常作为直流电源的返回路径（地）。因此，在摄像头端，PoC电感一端接同轴电缆的中心导体（通过AC耦合电容后接DOUT+/-），另一端接本地电源；同轴电缆的屏蔽层直接连接到系统地。

4.2 高速信号完整性布局要点

CSI-2输入布线：

• 阻抗控制：必须为CSI-2的差分对（CLK, D0, D1等）设计100Ω的差分阻抗。使用PCB叠层计算工具，根据板材（如FR4）、介电常数、线宽线距和参考层距离来精确计算。
• 等长匹配：同一组差分对内的P和N线长度差应控制在5mil（0.127mm）以内。不同数据通道之间的长度匹配可以稍宽松，但建议控制在50mil（1.27mm）以内，以减少数据偏斜。
• 参考平面：差分走线下方必须有一个完整、无分割的接地平面作为回流路径。避免信号线跨过平面分割缝，否则会导致阻抗不连续和EMI问题。
• 远离干扰源：CSI-2走线应远离开关电源、晶振、时钟驱动器等噪声源。

FPD-Link III输出布线：

• AC耦合电容：DOUT+和DOUT-引脚上的AC耦合电容必须对称放置，且容值一致（如100nF ±10%）。电容应尽可能靠近串行器芯片的引脚。
• 输出匹配：芯片内部已有约50Ω（单端）或100Ω（差分）的片上终端电阻。在布局时，从芯片输出到连接器（或PoC电感）的走线应尽量短直，并保持50Ω（单端接同轴）或100Ω（差分接STP）的特性阻抗。
• PoC电感后的布线：PoC电感之后的走线到同轴连接器，也应保持阻抗控制。这段走线虽然传输的是叠加了直流的高频信号，但阻抗连续性依然重要。

整体布局与接地：

• 芯片下方接地：充分利用芯片底部的散热焊盘（DAP），用多个过孔阵列（例如3x3阵列）将其牢固地连接到PCB的接地平面。这为芯片提供了极低阻抗的接地和散热路径。
• 模拟与数字分区：虽然芯片很小，但在布局思想上仍需区分。将VDDPLL及其去耦电容、LPF1/LPF2环路滤波器元件视为敏感的模拟区域，与数字电源VDDD和高速数字信号线（如CSI-2线）保持一定距离。
• 环路滤波器：LPF1和LPF2引脚连接的外部电阻电容（R和C），构成了锁相环的环路滤波器。这部分电路的布局至关重要。RC元件必须靠近芯片引脚，连线要短，并且远离任何数字开关信号线，以防止噪声注入PLL导致抖动增加。

5. 寄存器配置与系统调试实战

5.1 上电初始化与模式配置流程

DS90UB635-Q1的灵活性很大程度上通过其内部寄存器来体现。正确的上电和配置流程是系统工作的前提。

1. 硬件配置（Strap Pins）：在芯片上电前，硬件电路必须通过MODE和IDX（CLK_OUT/IDX）引脚设置好基本工作模式。这是芯片读取的第一批配置信息。

   • MODE引脚：通过分压电阻设置电压，决定芯片是工作在同步模式（与解串器共享参考时钟）还是非同步模式（使用本地时钟），以及反向通道（BCC）的速率。例如，在典型的与DS90UB638-Q1配对的应用中，MODE引脚通常被配置为同步模式、50Mbps BCC速率。
   • IDX引脚：同样通过分压电阻设置，主要决定两个事情：一是I2C总线的上拉电压电平（1.8V或3.3V），以便与主机控制器匹配；二是设定芯片的本地I2C从设备地址，当系统中有多个串行器时，可以通过不同的IDX电压分配不同的地址，避免冲突。

2. 电源序列与上电：

   • 确保1.8V电源稳定。
   • 保持PDB引脚为低电平（通过处理器GPIO默认下拉或外部电路确保）。
   • 电源稳定后（通常等待至少1ms），将PDB引脚拉高。此时芯片开始内部复位，并采样MODE和IDX引脚的状态，完成硬件配置的锁存。

3. 软件初始化（通过I2C）：

   • 主机通过I2C总线访问串行器。首先需要根据IDX设置的地址进行寻址。
   • 基本功能使能：配置寄存器0x02，选择CSI-2的通道数（1, 2, 4 lane）、时钟模式（连续或非连续）。
   • BCC配置：配置寄存器0x58和0x5B等相关寄存器，确保前向和反向通道的CRC校验使能、BCC速率与硬件模式设置一致。
   • GPIO配置：根据实际需要，配置寄存器0x0E至0x11，将GPIO引脚设置为输入、输出，或模拟输入检测模式。
   • 诊断功能使能：根据系统安全需求，使能CRC错误检测、电压温度监控报警等功能。例如，设置寄存器0x1C-0x1E，以决定哪些报警状态会通过前向通道发送给解串器。

5.2 核心功能寄存器详解与配置示例

以下是一些关键寄存器的配置思路和示例：

1. 设备ID与版本检查（寄存器0x00-0x01）： 在初始化时，首先读取这些只读寄存器，确认芯片型号和版本与预期一致。这是一个良好的编程习惯，可以及早发现硬件焊接或型号错误。

// 伪代码示例：读取设备ID uint8_t dev_id = i2c_read(ser_addr, 0x00); // 应返回 0x63 (DS90UB635的器件ID) uint8_t rev_id = i2c_read(ser_addr, 0x01); // 读取版本号

2. 主配置寄存器（寄存器0x02）： 这是最重要的配置寄存器之一。

• Bit[1:0]：CSI-2数据通道数选择。00= 1 lane,01= 2 lanes,10= 4 lanes。必须与传感器实际输出lane数匹配。
• Bit[6]：CSI-2时钟模式。0= 非连续时钟（传感器只在数据传输时输出高速时钟），1= 连续时钟。必须与传感器模式严格匹配，否则无法锁定数据。
• Bit[7]：软件复位。向该位写1可触发软件复位，复位后该位自动清零。

// 配置为4通道，连续时钟模式 uint8_t config_val = (1 << 6) | (2 << 0); // 二进制 0100 0010 i2c_write(ser_addr, 0x02, config_val);

3. 报警与状态传输使能寄存器（寄存器0x1C-0x1E）： 这些寄存器控制哪些本地检测到的错误或状态，会被打包到前向通道的数据帧中，传输给远端的解串器，以便主机监控。

• 0x1C (ALARM_1_TRANS)：使能传输CSI-2相关错误（如SoT错误、校验和错误）的报警。
• 0x1D (ALARM_2_TRANS)：使能传输BCC链路和CRC错误的报警。
• 0x1E (SENSOR_STS_TRANS)：使能传输GPIO电压传感和内部温度传感的状态值。

在功能安全要求高的系统中，通常需要使能所有报警和状态传输。

4. GPIO配置寄存器组（寄存器0x0E-0x11）： 每个GPIO（0-3）都有一组寄存器控制其模式。

• GPIOx_INPUT_EN：1为使能输入（数字或模拟），0为禁用（输出或高阻）。对于不用的GPIO，建议设为0。
• GPIOx_OUTPUT_EN：1为输出模式，0为输入模式。
• GPIOx_OUTPUT_DATA：当配置为输出时，此位控制输出电平。
• GPIOx_ANALOG_EN：1为模拟输入模式（用于电压检测），0为数字模式。当使能模拟模式时，数字输入功能自动禁用。

// 配置GPIO_0为数字输出，并输出高电平 i2c_write(ser_addr, 0x0E, 0x01); // GPIO0_INPUT_EN = 0, GPIO0_OUTPUT_EN = 1 i2c_write(ser_addr, 0x0F, 0x01); // GPIO0_OUTPUT_DATA = 1 // 配置GPIO_1为模拟输入，用于检测外部电压 i2c_write(ser_addr, 0x0E, 0x84); // GPIO1_INPUT_EN=1, GPIO1_ANALOG_EN=1 (注意：此寄存器位域需查手册确认)

5. 状态与错误寄存器（寄存器0x52, 0x5C-0x60）： 这些是只读寄存器，用于诊断。

• 0x52 (BC_ERR_STATUS)：Bit 2 (HS_PLL_LOCK)指示前向通道高速PLL是否锁定。Bit 6 (RX_LOCK_DETECT)指示是否检测到来自解串器的有效反向通道信号。这两个位是链路建立的基础状态指示。
• 0x5D (CSI_ERR_STATUS)：汇总CSI-2接口上发生的各种错误，如控制错误、同步错误、SoT错误、校验和错误等。发生错误时，相应的位会被置1，需要软件读取后写1来清除（写1清0）。
• 0x5E-0x60 (CSI_ERR_DLANE01, DLANE23, CLK_LANE)：更详细地记录各条数据通道和时钟通道上的SoT同步错误计数。

5.3 系统联调与故障排查实录

在实际项目中，调试DS90UB635-Q1链路常会遇到以下问题。以下是我总结的排查清单：

问题1：无图像输出，主机端解串器报告无锁（No Lock）。

• 排查步骤：
  1. 查电源和使能：首先用万用表测量芯片所有1.8V电源引脚电压是否稳定在1.8V±5%以内。用示波器检查PDB引脚，确认上电后有一个从低到高的明确跳变，且高电平持续时间足够（>3ms）。
  2. 查时钟：用示波器测量CSI-2的CLKP/N引脚，确认传感器有正确的差分时钟输出（幅值、频率）。如果使用非同步模式，检查CLKIN引脚是否有25-104MHz的参考时钟输入。
  3. 查配置：通过I2C读取串行器的配置寄存器（0x02等），确认通道数、时钟模式设置与传感器输出一致。读取状态寄存器0x52，看HS_PLL_LOCK位是否为1。如果不是，可能是参考时钟有问题或PLL环路滤波器元件值不正确/布局不佳。
  4. 查链路：用示波器或高速探头（需注意带宽）测量DOUT+/-引脚。在链路未锁定时，可能看到杂乱或固定的电平；锁定后应能看到清晰的、幅度约1Vpp的差分高速信号眼图。如果完全没有信号，检查AC耦合电容是否焊接正确，PoC电感是否损坏或值不对（对高频信号阻抗不够大）。
  5. 查解串器配置：确认远端的解串器（如DS90UB638）已正确上电、配置，并且其LOCK引脚或寄存器也指示锁定状态。一个完整的FPD-Link III链路需要串行器和解串器双方都正确配置才能建立。

问题2：图像出现间歇性花屏、撕裂或丢帧。

• 排查步骤：
  1. 查电源噪声：用示波器（带宽至少200MHz）的AC耦合模式，探测芯片的VDDD、VDDPLL等电源引脚，观察高频噪声（纹波）是否过大。数据手册要求电源噪声在DC-50MHz范围内小于25mVpp。如果噪声过大，检查去耦电容的布局和容值，特别是小容量电容是否最靠近引脚。
  2. 查CSI-2信号质量：使用高速示波器或MIPI协议分析仪，检查传感器输出的CSI-2信号眼图。重点关注差分信号的幅值、对称性和抖动。过长的走线、阻抗不匹配或参考平面不完整都会导致信号质量下降，使得串行器接收出错。
  3. 查错误计数器：通过I2C读取串行器的CSI-2错误状态寄存器（0x5D）和各通道错误计数寄存器（0x5E-0x60）。如果某个通道的SoT错误计数持续增加，说明该通道的CSI-2链路同步有问题，可能是布线等长没做好或传感器驱动能力不足。
  4. 查温度：读取内部温度传感器寄存器（0x5A）。如果芯片温度过高（接近或超过105°C），可能导致工作不稳定。检查PCB散热设计，确保DAP焊盘有足够多的过孔连接到内部接地层散热。

问题3：I2C控制通道（BCC）通信失败，无法远程配置传感器。

• 排查步骤：
  1. 查本地I2C：首先确认主机能否通过本地I2C总线（连接串行器的I2C_SDA/SCL）正常读写串行器自身的寄存器。如果不能，检查I2C上拉电阻、地址设置（IDX引脚电压）、以及主从设备之间的电平是否匹配。
  2. 查BCC锁定：读取串行器状态寄存器0x52的RX_LOCK_DETECT位。如果为0，说明反向通道未建立，BCC自然无法工作。这通常意味着整个FPD-Link III链路未完全建立，需回到问题1进行排查。
  3. 查BCC配置：确认串行器和解串器关于BCC速率的配置一致。例如，在同步模式下，双方都应设置为50Mbps。
  4. 使用BCC诊断：一些解串器（如DS90UB638）支持BCC环回测试。可以通过配置解串器，让它通过BCC发送一个特定数据包，并检查串行器是否能通过本地I2C读回该数据，以此隔离是前向通道问题还是BCC编解码问题。

实操心得：调试此类高速串行链路，一台好的示波器（至少1GHz带宽，支持差分探头和眼图分析）和逻辑分析仪（带MIPI CSI-2解码功能）是必不可少的。另外，TI提供的配置工具（如Texas Instruments FPD-Link III Configuration Tool）可以图形化地读写寄存器，比纯手工写代码调试效率高很多，尤其是在初期验证硬件阶段。务必养成在关键测试点（电源、时钟、高速数据线）预留测试焊盘或过孔的习惯。