TMS320C6748 SPI时序深度解析：从原理到寄存器配置与调试实战

1. 项目概述：为什么需要深挖TMS320C6748的SPI时序？

在嵌入式系统开发，尤其是基于德州仪器（TI）TMS320C6748这类高性能DSP的项目中，与外设的通信速度和可靠性往往是决定系统性能的关键瓶颈。SPI（Serial Peripheral Interface）作为一种简单、高速、全双工的同步串行总线，是连接Flash、ADC、DAC、传感器和显示屏等外设的首选。然而，很多工程师在初次接触C6748的SPI时，往往只停留在“配通能用”的层面，一旦遇到通信不稳定、数据错位或者在高主频下无法工作等问题，就束手无策。其根源，大多在于对SPI模块内部工作机制和外部时序参数的认知不足。

官方数据手册提供了详尽的时序参数表格，但动辄数十页的英文文档和复杂的公式常常让人望而却步。这些参数不是冰冷的数字，它们直接定义了你的PCB布线长度、主从设备时钟频率上限、以及软件配置中的关键延时。理解它们，意味着你能在设计阶段就规避风险，在调试阶段快速定位问题。本文将从一个资深嵌入式工程师的视角，带你穿透数据手册的表象，不仅看懂TMS320C6748 SPI的模块框图和工作原理，更要掌握其时序参数的“计算逻辑”和“设计约束”，让你在下次设计SPI接口时，能够胸有成竹，精准把控。

2. SPI核心原理与C6748模块架构解析

2.1 SPI通信基础再审视

在深入C6748的细节之前，我们有必要统一对SPI基础的理解。SPI通信的核心是主从架构和移位寄存器。一个典型的SPI总线包含四根线：

• SCLK (Serial Clock)：由主机产生的时钟信号，用于同步数据。
• MOSI (Master Out Slave In)：主机输出，从机输入的数据线。
• MISO (Master In Slave Out)：主机输入，从机输出的数据线。
• CS/SS (Chip Select / Slave Select)：片选信号，由主机控制，用于选择特定的从机。

通信的本质是两个移位寄存器的循环移位。主机和从机各有一个移位寄存器，通过MOSI和MIO连接成一个大的16位（或8位）循环移位寄存器。每个时钟周期，数据在这个大寄存器中移动一位。8个时钟周期后，主机移位寄存器中的数据就移到了从机，而从机的数据也移到了主机，完成一个字节的交换。这就是SPI“全双工”的精髓——输入和输出同时进行。

时钟极性（CPOL）和时钟相位（CPHA）定义了数据采样的具体时刻，共有四种模式（Mode 0-3）。这是SPI配置中最容易出错的地方之一。简单来说：

• CPOL：决定了时钟空闲时的电平。0表示空闲时为低电平，1表示空闲时为高电平。
• CPHA：决定了数据在时钟的哪个边沿被采样。0表示在第一个边沿（对于CPOL=0是上升沿，CPOL=1是下降沿）采样，1表示在第二个边沿采样。

注意：很多工程师死记硬背Mode 0是CPOL=0， CPHA=0。更本质的理解是抓住“采样边沿”。我习惯的检查方法是：在示波器上抓取波形，看数据线在时钟的哪个边沿稳定（建立和保持时间满足），那个边沿就是采样边沿。另一个边沿则是数据变化的边沿。

2.2 TMS320C6748 SPI模块深度拆解

C6748的SPI模块（SPI0， SPI1）远不止一个简单的移位寄存器。根据你提供的框图，它是一个高度集成、可配置的通信引擎。我们来拆解其核心组件：

1. 16位移位寄存器与缓冲寄存器（SPIDAT0/1， SPIBUF）：这是SPI的核心物理层。数据写入SPIDAT0/1寄存器后，会在时钟驱动下逐位移出。接收到的数据则先移入移位寄存器，传输完成后自动存入SPIBUF缓冲寄存器供CPU读取。这种双缓冲机制（对于发送，SPIDAT是缓冲；对于接收，SPIBUF是缓冲）允许CPU在本次传输进行时，准备下一个要发送的数据或读取上一个接收到的数据，是实现DMA或中断驱动连续传输的基础。

2. 状态机与控制逻辑：这是SPI模块的“大脑”。它控制着传输的启动、停止、时钟的生成（主机模式）或响应（从机模式），并管理着中断和DMA请求的产生。理解状态机的流转对于调试超时、帧错误等问题至关重要。

3. 引脚复用与控制单元（SPIPCx）：C6748的引脚功能高度复用。SPI的五个信号线（SPIx_CLK， SIMO， SOMI， SCS， ENA）需要通过SPIPC0（引脚功能选择）和SPIPC1（引脚方向）寄存器正确配置，才能映射到具体的物理引脚上。这一步配置错误，会导致信号根本出不去。

4. 格式寄存器（SPIFMTx）：这是配置灵活性的体现。你可以在这里设置数据长度（8-16位）、时钟极性和相位（CPOL， CPHA）、移位方向（MSB/LSB先行），甚至时钟分频器。特别需要注意的是，C6748的SPI时钟频率由模块输入时钟（通常来自SYSCLK分频）和SPIFMT中的预分频器共同决定，计算最终的比特率时必须考虑两者。

5. 延时寄存器（SPIDELAY）：这是C6748 SPI的一个强大特性，也是保证复杂时序兼容性的关键。它可以编程控制CS（片选）有效到第一个时钟沿的延迟（C2TDELAY）、最后一个时钟沿到CS无效的延迟（T2CDELAY），以及连续传输之间的帧间延迟。很多SPI外设（如Flash、ADC）对CS的建立和保持时间有严格要求，这个寄存器就是用来满足这些要求的软件手段，避免了为了满足时序而被迫降低时钟频率的尴尬。

6. 中断与DMA接口：SPI模块可以产生多种中断（发送缓冲空、接收缓冲满、传输结束等），并可以触发DMA传输。在需要高速、大批量数据交换的场景（如通过SPI读取图像传感器数据），配置DMA是解放CPU、提高系统效率的必由之路。

3. 3针、4针与5针操作模式实战详解

C6748的SPI支持3针、4针和5针操作，这不仅仅是引脚数量不同，更代表了不同的流控和寻址策略。

3.1 经典3针模式

这是最基本的SPI模式，使用SCLK， SIMO， SOMI三根线。它适用于单一从机的场景。由于没有片选（CS）线，从机需要永久使能。这种模式硬件连接最简单，但缺乏设备选择能力，在多从机系统中无法使用。

配置要点：在3针模式下，需要将SPI配置为主机模式，并且通常需要将SPIDEF寄存器中的CSDEF位设置为默认值，或者确保CS引脚被配置为通用IO并输出固定有效电平（如果从机需要CS）。实际上，在单一从机且从机CS常接地的设计中，可以物理上不连接CS线，但软件上仍需按4针模式配置，只是CS信号不切换。

3.2 4针模式（带片选 SCS）

这是最常用的模式，在3针基础上增加了SPIx_SCS（Slave Chip Select）信号。主机通过拉低对应从机的SCS线来选中它。这是实现一主多从SPI网络的标配。C6748的SPI模块支持多个片选信号（通过SPIDEF寄存器配置默认CS，或使用GPIO模拟多个CS）。

关键时序与配置：

• SPIDAT1.CSHOLD位：这是一个非常实用的功能。当设置为1时，在一次数据传输结束后，SCS信号会保持有效，直到你写入下一个要传输的数据。这适用于需要连续发送多帧数据且中间不能释放片选的设备（如某些Flash的页编程命令）。如果设置为0，则每传输完一帧（由SPIFMT中定义的数据长度决定），SCS会自动无效。
• SPIDELAY寄存器：在4针模式下，C2TDELAY和T2CDELAY的作用凸显。例如，你的外设数据手册要求片选有效后至少等待t_{CSS}时间才能产生第一个时钟，那么你就需要设置C2TDELAY>=t_{CSS}/T_{sysclk2}。同样，如果要求最后一个时钟后片选需要保持t_{CSH}时间，则需要设置T2CDELAY。

实操心得：在调试与陌生SPI外设通信时，我第一个检查的就是片选时序。用示波器同时抓取SCLK和SCS信号，确保SCS的下降沿（有效）到第一个SCLK有效边沿的延迟，以及最后一个SCLK边沿到SCS上升沿（无效）的延迟，满足外设手册要求。C6748的SPIDELAY寄存器给了我们很大的调整空间，不要只用默认值。

3.3 4针模式（带使能 ENA）与5针模式

这两种模式引入了SPIx_ENA（Enable）信号，用于硬件流控，目的是解决主从设备速度不匹配的问题，尤其适用于从机处理数据较慢的场景（如低速ADC、软件模拟的SPI从机）。

• 4针使能模式（主机视角）：主机将ENA配置为输入。主机在发起传输前，会检查ENA信号是否为低（有效）。只有当从机拉低ENA（表示“我准备好了”），主机才会开始发送时钟。传输结束后，从机会释放ENA。这确保了主机不会“淹没”从机。
• 5针模式：同时使用SCS和ENA。SCS用于设备选择，ENA用于就绪握手。这是最完善的硬件流控模式，特别适合多个不同速度的从机挂在同一总线上。从机的ENA信号可以线“与”在一起给主机，只要有一个从机未就绪，主机就会等待。

配置差异：

• 在SPIGCR1寄存器中，需要正确设置ENA引脚的方向（主模式为输入，从模式为输出）和极性。
• 在SPIDAT1寄存器中，有ENABLE_HIGHZ位。当从机传输结束释放ENA时，可以将其设置为高阻态（需要外部上拉），也可以驱动为高电平。如果多个从机共用ENA线，必须设置为高阻态，并依靠外部上拉电阻确保无效时为高电平。

应用场景举例：假设你用C6748作为主机，连接一个通过FPGA模拟的复杂SPI从设备。FPGA内部FIFO满了需要时间处理，就可以在FIFO快满时拉高ENA，通知C6748暂停发送。C6748的SPI硬件会自动等待，无需软件轮询，大大提高了总线效率和可靠性。

4. 时序参数手册解读与设计计算

官方时序表（Table 6-68至Table 6-83）是设计的法律文件。我们不是要背诵它，而是要理解如何运用它。

4.1 主模式通用时序（以SPI0为例， Table 6-68）

我们挑几个最关键参数，把公式“翻译”成工程语言：

1. tc(SPC)M- 主模式SPI时钟周期：

   • 公式：MIN = 20ns (1.3V),MAX = 256P。P是SYSCLK2的周期。
   • 解读：这定义了SPI时钟频率的上下限。
     • 下限（最快速度）：周期不能小于20ns，即频率不能高于50MHz。这是由SPI模块内部逻辑速度决定的绝对极限。
     • 上限（最慢速度）：周期不能大于256P。假设SYSCLK2为100MHz（P=10ns），则最慢周期为2560ns，约390kHz。如果你想获得更低的SPI时钟（如10kHz），就需要降低SYSCLK2的频率，或者通过SPIFMT的分频系数（PRESCALE）来进一步分频。这里的MAX条件是为了保证内部计数器正常工作。
   • 设计计算：如果你的SYSCLK2是100MHz，SPI目标比特率是10MHz（周期100ns）。首先检查100ns > 20ns，满足下限。然后计算所需分频比：SPI_CLK = SYSCLK2 / (2 * (PRESCALE+1))。代入得10MHz = 100MHz / (2*(PRESCALE+1))，解得PRESCALE = 4。实际周期 =2*(4+1)*10ns = 100ns， 满足要求。

2. td(SIMO_SPC)M- 初始数据输出延迟：

   • 公式：对于POL=0， PHA=0模式，最小值是5ns（到SCLK上升沿）。
   • 解读：这个参数定义了主机在发出时钟边沿之前，数据（SIMO）就已经稳定在总线上的时间。对于从机来说，这就是其需要的数据建立时间（t_{su}）。5ns是一个非常短的时间，意味着C6748作为主机，输出数据非常“及时”。但在PCB布线较长或负载较重时，信号边沿会变缓，实际延迟可能增加。你需要确保从机的t_{su}要求小于这个值减去你板级造成的额外延迟。

3. tsu(SOMI_SPC)M- 输入数据建立时间：

   • 公式：对于所有模式，最小值是1.5ns（在SCLK的采样边沿之前）。
   • 解读：这是C6748作为主机，要求从机发送的数据（SOMI）必须在时钟采样边沿到来之前至少1.5ns就保持稳定。这是一个非常宽松的要求，几乎所有现代数字器件都能轻松满足。这更多是表征了C6748 SPI接收端性能的优秀。

4. tih(SPC_SOMI)M- 输入数据保持时间：

   • 公式：对于所有模式，最小值是4ns（在SCLK的采样边沿之后）。
   • 解读：这是C6748要求从机数据在时钟采样边沿之后还需要保持稳定的时间。同样，4ns的要求也很容易满足。

主模式时序设计核心：作为主机，你拥有时钟的完全控制权。你的主要约束是tc(SPC)M的上下限。设计时，首先根据外设支持的最高频率和自身需求确定SPI时钟频率，然后根据SYSCLK2计算SPIFMT.PRESCALE。只要频率在范围内，C6748输出的时序（td， toh）通常是满足要求的，重点应放在确保PCB信号完整性，以满足从机的建立保持时间要求。

4.2 从模式通用时序（Table 6-69）

当C6748作为从机时，时序由外部主机决定，C6748需要满足一系列“要求”。

1. tc(SPC)S- 从模式SPI时钟周期：

   • 公式：MIN = 40ns (1.3V)， 即最大输入时钟频率为25MHz。
   • 解读：这是硬性限制！外部主机提供给C6748 SPI的时钟频率绝对不能超过25MHz（在1.3V核心电压下）。如果主机时钟过快，C6748的SPI从模块可能无法正确采样数据。

2. tsu(SOMI_SPC)S- 从机输出数据建立时间：

   • 公式：最小值是2P。P是SYSCLK2周期。
   • 解读：这是C6748作为从机，承诺在主机采样时钟边沿到来之前至少2P的时间，就将有效数据驱动到SOMI线上。假设SYSCLK2为100MHz（P=10ns），那么这个t_{su}就是20ns。主机必须满足这个建立时间要求。如果主机时钟频率很高，这个20ns可能占整个时钟周期的很大一部分，限制了最高通信速率。

3. td(SPC_SOMI)S- 从机后续数据输出延迟：

   • 公式：对于POL=0， PHA=0，最大值是17ns（在SCLK上升沿之后）。
   • 解读：在第一个比特之后，后续每个比特数据，C6748从机可能在时钟边沿后最多17ns才更新到SOMI线上。这个参数决定了主机在采样后续比特时，需要预留足够的“数据有效窗口”。主机的采样点不能太靠前。

从模式时序设计核心：作为从机，你是被动的。你必须向主机提供你的时序参数，即tc(SPC)S（最大时钟频率）、tsu(SOMI_SPC)S（输出建立时间）、td(SPC_SOMI)S（输出延迟）和toh(SPC_SOMI)S（输出保持时间）。主机系统（可能是另一个MCU或FPGA）的设计必须满足你的这些要求。最常见的错误是主机时钟频率超过了从机C6748支持的25MHz上限。

4.3 带使能（ENA）和片选（SCS）的附加时序

这些时序（Table 6-70至Table 6-75）规定了ENA和SCS信号与时钟SCLK之间的相对关系。它们主要影响多设备协同工作和��控的可靠性。

• td(ENA_SPC)M(Master)：从ENA变低有效到主机发出第一个时钟的延迟。这个延迟给了从机一个准备时间。如果配置不当（延迟太短），主机可能在从机未真正准备好时就发起传输。
• td(SPC_SCS)M(Master)：从最后一个时钟边沿到SCS无效的延迟。这个延迟必须大于从机要求的数据保持时间t_{CSH}。可以通过SPIDELAY.T2CDELAY来增加这个延迟。
• td(SCSL_SPC)S(Slave)：从SCS有效到从机可以接收第一个时钟沿的最小时间。这告诉主机：“选中我之后，请至少等待P+1.5ns再发时钟”。

设计流程：

1. 确定你的外设（Slave）对SCS和ENA的时序要求（t_{CSS}， t_{CSH}， t_{ENASU}， t_{ENAH}等）。
2. 根据C6748作为主机时的附加时序参数，计算所需的SPIDELAY寄存器值（C2TDELAY， T2CDELAY）。
3. 在软件初始化时配置这些延迟值。
4. 用示波器验证实际波形是否符合双方要求。

5. 寄存器配置实战与代码示例

理解了原理和时序，最终要落到代码上。下面以SPI0为主机，4针带片选模式，CPOL=0， CPHA=0， 8位数据，目标比特率5MHz为例，展示关键寄存器配置步骤。假设SYSCLK2 = 100MHz。

5.1 引脚复用配置

首先，必须将相关引脚功能切换到SPI0。

// 假设 SPI0_CLK 复用为 GPIO[14]， SPI0_SIMO 为 GPIO[15]， SPI0_SOMI 为 GPIO[16]， SPI0_SCS[0] 为 GPIO[17] // 配置引脚功能为 SPI (具体功能号需查芯片手册引脚复用表，例如 FUNC2) *(volatile unsigned int *)PINMUX_REG_ADDR_GPIO14 = FUNC2; // SPI0_CLK *(volatile unsigned int *)PINMUX_REG_ADDR_GPIO15 = FUNC2; // SPI0_SIMO *(volatile unsigned int *)PINMUX_REG_ADDR_GPIO16 = FUNC2; // SPI0_SOMI *(volatile unsigned int *)PINMUX_REG_ADDR_GPIO17 = FUNC2; // SPI0_SCS0 // 通过SPI模块自身的引脚控制寄存器再次确认方向 (可选，但建议) SPI0.SPIPC1 |= 0x00020000; // SPI0_SIMO 配置为输出 SPI0.SPIPC1 &= ~0x00010000; // SPI0_SOMI 配置为输入 // CLK 和 SCS 方向由模块自动管理

5.2 计算并设置格式寄存器（SPIFMT0）

比特率计算公式：SPI_CLK = SYSCLK2 / (2 * (PRESCALE + 1))目标：SPI_CLK = 5MHz，SYSCLK2 = 100MHz。 计算：PRESCALE = (SYSCLK2 / (2 * SPI_CLK)) - 1 = (100 / (2*5)) - 1 = 10 - 1 = 9。

// 配置 SPIFMT0 寄存器 // CHARLEN = 7 (8位数据对应值7， 因为 长度 = CHARLEN + 1) // POL = 0, PHA = 0 // PRESCALE = 9 // SHIFTDIR = 0 (MSB先出) unsigned int fmt0_value = 0; fmt0_value |= (7 << 24); // CHARLEN = 7 fmt0_value |= (0 << 23); // POL = 0 fmt0_value |= (0 << 22); // PHA = 0 fmt0_value |= (9 << 8); // PRESCALE = 9 fmt0_value |= (0 << 7); // SHIFTDIR = 0 (MSB first) SPI0.SPIFMT0 = fmt0_value;

5.3 配置延迟、片选与全局控制

假设外设要求片选有效后至少50ns才能给时钟，时钟结束后片选至少保持100ns。

• SYSCLK2周期P = 10ns。
• C2TDELAY>= 50ns / 10ns = 5个SYSCLK2周期。取整为5。
• T2CDELAY>= 100ns / 10ns = 10个周期。取整为10。

// 配置 SPIDELAY 寄存器 SPI0.SPIDELAY = (10 << 8) | (5 << 0); // T2CDELAY=10, C2TDELAY=5 // 配置 SPIDEF 寄存器，选择默认片选线 (例如CS0) SPI0.SPIDEF = 0x00000001; // 使能 CS0 作为默认片选 // 配置 SPIDAT1 寄存器 (用于带格式的写入，并控制CS行为) // 这里我们先配置一个初始值，实际传输时写入的数据会包含格式选择 // 设置 CSHOLD = 0 (每帧传输后自动释放CS)， DFSEL = 0 (使用SPIFMT0格式) SPI0.SPIDAT1 = (0 << 28) | (0 << 24); // CSHOLD=0, DFSEL=0 // 最后，使能SPI模块 (SPIGCR1) // 配置为主机模式，使能内部循环回环测试(初始调试用)，使能SPI SPI0.SPIGCR1 = 0x01000001; // CLKMOD=1 (Master), LOOPBACK=1 (回环), SPIEN=1

5.4 单字节传输函数示例

uint8_t SPI0_TransferByte(uint8_t txData) { uint16_t dataToSend; // 将8位发送数据组合成16位格式，并指定使用SPIFMT0 dataToSend = (0 << 24) | (txData << 16); // DFSEL=0 (SPIFMT0), 数据放在高16位中的低8位？注意！ // 注意：根据数据手册，对于8位数据，写入SPIDAT1时，数据应放在[23:16]位。 dataToSend = (txData << 16); // 等待发送缓冲区为空 (TXBUF标志) while ((SPI0.SPIFLG & 0x00000200) == 0); // 等待 TXBUF 标志置位 // 写入数据，启动传输 SPI0.SPIDAT1 = dataToSend; // 等待接收缓冲区满 (RXBUF标志) while ((SPI0.SPIFLG & 0x00000100) == 0); // 等待 RXBUF 标志置位 // 读取接收到的数据 return (uint8_t)((SPI0.SPIBUF >> 16) & 0xFF); }

重要提示：上述代码中数据移位的位置（<< 16）是基于数据手册对SPIDAT1寄存器的描述。务必根据你使用的数据长度（CHARLEN）和具体的数据格式，仔细核对数据在32位寄存器中的对齐位置。错误的数据对齐是导致通信失败的常见原因。

6. 高级应用：DMA配置与性能优化

对于批量数据传输，使用CPU轮询或中断方式会消耗大量资源。C6748的SPI模块支持与EDMA3（增强型直接内存访问）控制器联动，实现数据自动搬运。

6.1 SPI DMA触发机制

SPI可以触发两种DMA事件：

• SPI TX Event：当发送缓冲寄存器空（SPIBUF可写）时触发。用于将内存中的下一个数据自动加载到SPI。
• SPI RX Event：当接收缓冲寄存器满（SPIBUF可读）时触发。用于将SPI接收到的数据自动存入内存。

6.2 DMA配置要点

1. 配置EDMA3通道：你需要分配两个EDMA通道（或一个链式通道），一个用于发送（TX），一个用于接收（RX）。将它们的触发源分别映射到SPI的TX和RX事件。
2. 设置传输参数：
   • 源/目标地址：TX通道的源地址是内存中的数据数组，目标地址是SPIDAT1寄存器。RX通道的源地址是SPIBUF寄存器，目标地址是内存中的接收数组。
   • 传输数量：设置需要传输的数据帧数（注意每帧可能是8位或16位）。
   • 地址模式：通常设置为递增模式。
   • 链接：可以配置为自动链接到下一个参数集，实现乒乓缓冲或循环传输。
3. 启动传输：先配置并启动DMA通道，然后通过向SPIDAT1写入第一个数据（或通过设置SPIGCR1的INIT位）来启动SPI传输。之后，DMA和SPI硬件会自动完成剩下的工作。
4. 完成中断：配置DMA传输完成中断，在中断服务程序中处理接收到的数据块，或准备下一批数据。

性能提升：使用DMA后，SPI的吞吐量可以接近理论比特率，因为数据搬移的开销被硬件消除了。这对于需要连续读取ADC数据或刷新显示屏的应用至关重要。

7. 调试技巧与常见问题排查实录

即使配置看起来正确，SPI通信仍可能失败。以下是我在多年调试中总结的“三板斧”和常见问题。

7.1 调试“三板斧”

1. 示波器/逻辑分析仪是唯一真理：不要依赖“打印日志”来调试底层硬件通信。一定要用示波器同时抓取SCLK，MOSI，MISO，CS四根线（如果有时还要抓ENA）。
2. 先回环，再外接：在SPI初始化代码中，设置SPIGCR1.LOOPBACK = 1（内部回环模式）。在这个模式下，SIMO和SOMI在内部短接。发送一个已知数据（如0xAA），看是否能收到相同的数据。这可以极快地验证SPI核心控制器、时钟生成、寄存器配置是否正确，排除软件配置问题。
3. 分步验证：
   • 第一步：不接从机，只测主机输出。看SCLK，CS，MOSI波形是否正确，频率是否符合预期。
   • 第二步：接上从机，看MISO线上是否有数据返回。如果没有，检查从机供电、CS信号是否有效、从机本身是否工作。
   • 第三步：进行实际数据传输，对比发送和接收数据。

7.2 常见问题速查表

7.3 一个真实的坑：电平转换与驱动能力

C6748的IO通常是3.3V CMOS电平。如果你的从机是5V TTL器件（或者反过来），必须使用电平转换器，不能直接连接。即使电平相同，如果总线负载较重（例如挂了很多器件），也要考虑C6748 GPIO的驱动能力（查阅数据手册的I_{OH}/I_{OL}参数），必要时增加总线驱动器（如74LVC245）。

另一个隐蔽的问题是上拉/下拉电阻。对于开漏输出的信号（如多个从机共享的ENA信号），必须加上拉电阻。对于通常情况，SPI总线一般不需要加上拉，但有些从机要求MISO线在非选中时为高阻，如果这条线悬空可能会引入噪声，这时一个弱上拉（如10kΩ）可能有助于稳定。但这会影响信号边沿速度，需要权衡。

深入理解TMS320C6748的SPI接口，从模块原理到时序参数，再到寄存器配置和实战调试，是一个系统工程。它要求我们不仅会调用API，更要读懂硬件手册的数字语言，理解信号在时间和空间上的约束。这份深入解析的目的，就是为你搭建起从芯片手册到稳定产品的桥梁。下次当你面对SPI通信难题时，希望你能从容地拿起示波器探头，而不是盲目地修改代码。记住，稳定的通信是设计出来的，不是试出来的。