1. 项目概述与SYSCFG模块核心价值
在嵌入式系统开发，尤其是基于TI处理器（如C6000系列、ARM Cortex-A/M系列）的项目中，我们常常会面对一个看似简单却至关重要的任务：如何让芯片内部的各个功能模块按照我们的设计意图协同工作。这不仅仅是编写驱动代码那么简单，更深层次的是对芯片底层硬件行为的精确“调教”。而德州仪器（TI）在其处理器中提供的系统配置模块，正是实现这种精细化控制的核心钥匙。它不是一个独立的外设，而是一组映射到内存空间的特殊寄存器集合，工程师通过读写这些寄存器，就能像指挥家一样，调配时钟、管理中断、设定外设工作模式，从而让一块功能强大的芯片真正“活”起来，适配千变万化的应用场景。
SYSCFG模块的价值，远不止于技术手册上冷冰冰的寄存器描述。它的存在，将硬件设计的灵活性极大程度地赋予了软件。想象一下，在一个复杂的音视频处理系统中，你需要EDMA以最高效的方式搬运麦克风阵列采集的音频数据，同时又要确保高精度PWM模块能产生严格同步的时序信号去驱动电机。如果没有SYSCFG这类模块，你可能需要为不同的应用定制不同的硬件版本，成本和时间都无法承受。但有了它，你可以在同一块硬件上，通过启动时的软件配置，让EDMA的突发传输大小从默认的16字节调整为64字节以提升吞吐量，也可以将eCAP模块的触发源从外部引脚切换到内部McASP的DMA事件，实现硬件级的精确同步。这种“软定义硬件”的能力，是嵌入式系统实现高性能、高可靠性的基石。
对于嵌入式软件工程师、系统架构师乃至硬件工程师而言，深入理解SYSCFG，特别是其中的CFGCHIP系列寄存器，是迈向资深开发的必经之路。它意味着你从“会用API”进阶到了“懂得芯片如何工作”，能够主动规避因配置不当导致的性能瓶颈或隐蔽错误，也能在调试棘手问题时，多一个直达硬件底层的视角。本文将聚焦于CFGCHIP0到CFGCHIP4这几个关键配置寄存器，不仅解读其位域定义，更会结合多年的一线开发经验，剖析其设计意图、典型应用场景、配置时的“坑”与技巧，目标是让你看完后，不仅能读懂手册，更能用活这些配置，打造出更稳定、更高效的嵌入式系统。
2. CFGCHIP寄存器家族深度解析
CFGCHIP寄存器是SYSCFG模块中的一组“瑞士军刀”，它们分散地控制着一些看似不相关，但对系统整体行为影响深远的关键功能。与专属于某个外设的配置寄存器不同，CFGCHIP寄存器往往管理着跨模块的、系统级的互连与行为。理解它们，需要跳出单一外设的视角，从系统整合的角度来看。
2.1 CFGCHIP0：系统级保护与性能调优枢纽
CFGCHIP0寄存器虽然位域不多，但每个功能都直击系统稳定与性能的核心。它主要管理两大功能：PLL控制器寄存器的写保护和EDMA3传输控制器的默认突发大小。
PLL_MASTER_LOCK位：这是一个至关重要的安全锁。PLL（锁相环）是芯片的“心脏”，负责产生系统运行所需的各种时钟。其配置寄存器一旦被软件误写，可能导致时钟紊乱，整个系统瞬间崩溃。因此，在系统初始化完成，PLL稳定运行后，一个最佳实践就是将此位置1，锁定所有PLL控制器的内存映射寄存器。这相当于给系统的时钟源加了一把硬件锁，防止后续任何跑飞的指针或错误的代码修改到PLL配置。在实际项目中，我通常在main()函数初始化所有关键外设和时钟后，立即执行此操作。一个常见的疏忽是，在动态功耗管理需要切换时钟频率时忘记先解锁（将该位清零），导致配置失败，系统挂起。
TCxDBS位域：这是CFGCHIP0寄存器中对性能影响最直接的部分，它控制着EDMA3各个传输控制器的默认突发大小。突发传输是提升总线利用率和数据传输效率的关键机制。你可以把它理解为快递送货：默认每次搬16个字节（一个包裹），但你可以通过配置，让快递员一次搬32个或64个字节（一个大包裹）。更大的突发意味着更少的“打包”和“交接”次数，从而提升整体搬运效率。
但选择并非越大越好。这里涉及到几个关键的权衡：
- 总线位宽与频率：如果源或目标设备（如DDR内存、外设FIFO）不支持64字节的突发传输，或者其数据位宽较窄，强行设置大突发可能导致传输被拆分成多个小事务，反而增加开销。
- TC FIFO深度：每个传输控制器内部有一个FIFO。如果突发大小超过了FIFO深度，传输会被分割，可能无法达到预期的效率提升。需要查阅具体芯片的数据手册确认FIFO大小。
- 系统实时性：大突发虽然提升了吞吐量，但单次传输占用总线的时间也更长。在有多主（如ARM核、DSP核、其他DMA）竞争总线的系统中，这可能阻塞其他高优先级但数据量小的实时请求。例如，音频采样需要低延迟的少量数据传输，如果被一个巨大的视频帧DMA传输长时间阻塞，就会产生爆音。
我的经验法则是：对于大数据块、顺序访问的场景（如图像处理、文件读写），优先尝试设置为64字节。对于实时性强、数据包小的场景（如音频采样、网络包处理），保持默认的16字节或设置为32字节可能是更稳妥的选择。调整后，务必通过性能分析工具（如CCS中的Profile）或计时器，对比调整前后的实际吞吐量和延迟数据。
2.2 CFGCHIP1：外设事件路由与同步的十字路口
CFGCHIP1寄存器是一个功能强大的“信号路由器”，它打破了外设间物理连接的局限，允许在芯片内部进行灵活的事件信号映射。这对于构建高效、紧耦合的硬件协作流水线至关重要。
CAPxSRC位域：这三个位域分别控制eCAP0、eCAP1、eCAP2模块的事件输入源。eCAP的本质是一个高精度的“数字示波器触发通道”，传统上它只能捕获其专用输入引脚上的边沿事件。但通过CFGCHIP1，你可以让它捕获来自McASP的TX/RX DMA事件，或者EMAC的各种中断事件。这打开了全新的应用可能：
- 音频同步采集：将eCAP的触发源设置为McASP的RX DMA事件。这样，每当McASP收到一帧完整的音频数据时，eCAP就能同时捕获一个精确的时间戳。你可以用它来对齐多个音频通道，或者测量音频流的实际抖动，精度远高于软件中断。
- 网络事件时间戳：将eCAP连接到EMAC的“接收阈值脉冲中断”。当网络流量达到某个阈值时，eCAP可以记录下精确的时刻，用于网络协议分析或精准的定时触发。
- 替代方案评估：如果不使用此功能，eCAP仅能通过外部引脚触发，灵活性大打折扣。软件轮询或通用中断的精度又无法满足纳秒级的时间戳需求。
TBCLKSYNC位：这是针对eHRPWM（增强型高分辨率PWM）模块的“全局同步启动”按钮。多个PWM模块（例如控制三相电机的三个PWM通道）如果需要严格同步输出，仅仅配置相同的时钟分频和周期是不够的，因为它们的时钟可能在不同时刻启动，存在相位差。将此位置1，会使所有已使能的eHRPWM模块的时基时钟在下一个上升沿对齐启动。关键前提：所有需要同步的PWM模块的时基控制寄存器中的预分频器必须设置为相同的值。我曾在电机控制项目中忽略这一点，导致同步后各相PWM载波频率不一致，引发严重问题。
AMUTESELx位域：控制McASP的AMUTEIN（音频静音输入）信号源。AMUTEIN通常用于在检测到错误（如时钟丢失）时快速静音音频输出，防止扬声器产生噪音。通过CFGCHIP1，你可以将任何一个GPIO Bank的中断信号映射为AMUTEIN。例如，你可以用一个连接着过流检测电路的GPIO来触发音频静音，实现硬件级的快速保护响应，延迟远低于软件中断处理。
2.3 CFGCHIP2：USB子系统配置与PHY管理
CFGCHIP2寄存器专注于USB 2.0 OTG PHY的精细控制。USB PHY（物理层接口）是芯片与外部USB世界的桥梁，其配置正确与否直接决定了USB功能的生死。
USB0PHYCLKMUX与USB0REF_FREQ：这两个配置必须严格匹配。USB0PHYCLKMUX选择参考时钟来源：来自外部专用引脚USB_REFCLKIN，还是来自内部PLL生成的AUXCLK。USB0REF_FREQ则告诉PHY，你提供的这个参考时钟频率是多少（12MHz, 19.2MHz, 24MHz, 26MHz, 48MHz等）。最常见的错误是来源和频率设置不匹配，导致PHY无法锁定，USB设备枚举失败。例如，外部晶振是19.2MHz，你却将USB0REF_FREQ配置为24MHz。
USB0OTGMODE：此位用于强制覆盖PHY对ID引脚和VBUS引脚的检测结果。在调试阶段非常有用：
- 模式0（默认）：PHY根据实际的ID引脚（主机/设备）和VBUS引脚（供电）状态自动判断角色。
- 模式1：强制为主机模式，即使ID引脚被拉低（设备模式）。
- 模式2：强制为设备模式，即使ID引脚被浮空（主机模式）。
- 模式3：强制为主机模式，但强制VBUS为低（不对外供电）。 在开发USB OTG功能的主机或设备端固件时，可以用此位来强制角色，简化初始调试。但在最终产品中，通常应设置为模式0，让硬件自动协商。
USB0DATPOL：这是一个容易忽略但可能导致通信完全失败的配置。它控制USB差分数据线D+和D-的极性。通常应设置为1（不反转）。但如果你的PCB布局不小心将USB连接器的D+和D-走线交叉了，那么可以尝试通过将此位设置为0来进行软件纠正，从而避免改板。当然，最好的实践还是在设计PCB时就确保正确。
2.4 CFGCHIP3：时钟网络与内存控制器源选择
CFGCHIP3寄存器管理着系统内两个关键时钟路径：DIV4.5分频器和EMIF（外部存储器接口）的时钟源。
DIV4P5ENA：这是一个固定的4.5分频器，用于从600MHz的PLL时钟产生133MHz的时钟。这个133MHz时钟通常用于驱动EMIFA或EMIFB等对时钟频率有特定要求的内存控制器。重要提示：启用此分频器前，必须确保输入时钟（PLL输出）是稳定的，且频率是600MHz（或其他能被4.5整除的频率？需查具体芯片手册）。否则输出时钟将不稳定。此外，分频器使能后，需要等待几个时钟周期其输出才会稳定，在切换EMIF时钟源前应加入适当的延时或通过状态位确认。
EMA_CLKSRC 和 EMB_CLKSRC：这两个位分别选择EMIFA和EMIFB存储控制器的时钟源。选项通常是在PLL直接分频产生的SYSCLKx和上述DIV4.5的输出之间选择。选择时钟源时需要考虑：
- 频率需求：你的SDRAM或异步内存器件支持的最高时钟频率是多少？所选时钟源必须满足。
- 时序裕量：更高的时钟频率意味着更严格的时间裕量。如果PCB布线不是最优，选择稍低的、由DIV4.5产生的133MHz时钟可能比选择更高的PLL直出时钟更稳定。
- 功耗：通常，较低的时钟频率意味着更低的动态功耗。 切换EMIF时钟源是一个高风险操作，必须在EMIF控制器本身处于空闲或复位状态下进行，否则可能导致正在进行的内存访问出错，引发系统崩溃。安全的操作序列是：停止EMIF控制器访问 -> 切换CFGCHIP3时钟源 -> 等待新时钟稳定 -> 重新配置并启动EMIF控制器。
2.5 CFGCHIP4：McASP静音中断清除寄存器
CFGCHIP4的功能非常单一且明确：清除McASP的AMUTEIN信号产生的中断状态。它是一个“写1清除”类型的寄存器。
工作原理：当通过CFGCHIP1将某个GPIO Bank中断配置为McASP的AMUTEIN源后，一旦该GPIO产生中断，AMUTEIN信号会被置位并“锁存”。即使GPIO中断标志在GPIO模块中被清除了，这个AMUTEIN的锁存状态依然保持，导致McASP持续处于静音状态。此时，你需要向CFGCHIP4中对应的AMUTECLRx位写入1，产生一个脉冲，才能清除这个锁存状态，让McASP恢复正常输出。
常见误区：开发者往往只在GPIO中断服务程序中清除GPIO本身的中断标志，而忘记了去清除CFGCHIP4中的锁存位，结果发现音频输出再也无法恢复。正确的处理流程是：在GPIO中断服务例程中，先处理错误条件，然后清除GPIO中断标志，最后必须向CFGCHIP4的相应位写1以释放AMUTEIN。
3. 实战配置：从原理到代码
理解了每个寄存器的含义后，我们来看如何在实际的嵌入式C代码中安全、正确地配置它们。以下示例基于TI的Cortex-A8类处理器，并假设使用TI的驱动程序库或直接寄存器操作。
3.1 操作前提与最佳实践
在操作CFGCHIP这类系统级寄存器前，必须遵守几个黄金法则：
- 时钟就绪：确保处理器核心时钟和相关的PLL已经完成初始化并稳定运行。在时钟不稳定前配置这些寄存器行为是未定义的。
- 外设静止：如果配置会影响某个正在运行的外设（如切换EMIF时钟源），必须先停止该外设（通常通过其控制寄存器的使能位或复位位）。
- 使用位操作：CFGCHIP寄存器通常包含多个独立功能位。务必使用“读-修改-写”模式，避免覆盖其他无关位的配置。绝对不要直接写入一个硬编码的数值。
- 查阅勘误表：TI的芯片通常有芯片勘误表。在配置关键功能前，务必检查勘误表中是否有关于SYSCFG或CFGCHIP寄存器的特别说明或限制。
3.2 典型配置代码示例
以下是一个系统初始化函数中配置部分CFGCHIP寄存器的示例。我们假设寄存器基地址已定义为SYSCFG_BASE。
#include <stdint.h> #include "hw_syscfg.h" // 假设包含寄存器地址定义的头文件 #define SYSCFG_CFGCHIP0 (*(volatile uint32_t *)(SYSCFG_BASE + 0x10)) #define SYSCFG_CFGCHIP1 (*(volatile uint32_t *)(SYSCFG_BASE + 0x14)) #define SYSCFG_CFGCHIP3 (*(volatile uint32_t *)(SYSCFG_BASE + 0x1C)) #define SYSCFG_CFGCHIP4 (*(volatile uint32_t *)(SYSCFG_BASE + 0x20)) void SystemConfig_Init(void) { uint32_t regVal; // --- 配置 CFGCHIP0 --- // 目标：1. 锁定PLL寄存器，防止误写。2. 设置EDMA TC0和TC1的突发大小为64字节以提升大数据吞吐。 regVal = SYSCFG_CFGCHIP0; // 读取当前值 regVal |= (1 << 4); // 设置 PLL_MASTER_LOCK 位 (Bit 4) 为1，锁定PLL regVal &= ~(0x3 << 0); // 清除 TC0DBS 位域 (Bit 1-0) regVal |= (0x2 << 0); // 设置 TC0DBS = 2，即64字节突发 (假设0:16, 1:32, 2:64) regVal &= ~(0x3 << 2); // 清除 TC1DBS 位域 (Bit 3-2) regVal |= (0x2 << 2); // 设置 TC1DBS = 2，即64字节突发 SYSCFG_CFGCHIP0 = regVal; // 写回寄存器 // 注意：此操作应在PLL配置完成且稳定后进行。 // --- 配置 CFGCHIP1 --- // 场景：将eCAP0用于精确测量McASP0接收一帧数据的时间间隔。 // 目标：设置CAP0SRC，将eCAP0事件源映射到McASP0的RX DMA事件。 regVal = SYSCFG_CFGCHIP1; regVal &= ~(0x1F << 17); // 清零 CAP0SRC 位域 (Bit 21-17) regVal |= (0x2 << 17); // 设置 CAP0SRC = 0x2，对应 McASP0 RX DMA Event // 同时，我们希望全局同步所有eHRPWM模块的时基时钟 regVal |= (1 << 12); // 设置 TBCLKSYNC 位 (Bit 12) 为1 SYSCFG_CFGCHIP1 = regVal; // 重要：在设置TBCLKSYNC前，需确保所有需要同步的eHRPWM模块已使能且TBCTL中的预分频器配置一致。 // --- 配置 CFGCHIP3 --- // 场景：系统使用133MHz时钟驱动EMIFA连接的外部SDRAM。 // 目标：1. 使能DIV4.5分频器。2. 将EMIFA时钟源切换至DIV4.5输出。 // 首先，确保EMIFA控制器已停止工作（此处省略EMIFA停用代码）。 regVal = SYSCFG_CFGCHIP3; regVal |= (1 << 2); // 设置 DIV4P5ENA 位 (Bit 2) 为1，使能分频器 // 等待分频器输出稳定（通常需要几个时钟周期，此处用简单循环，实际项目可能需更精确等待） for(volatile int i=0; i<100; i++); regVal |= (1 << 1); // 设置 EMA_CLKSRC 位 (Bit 1) 为1，选择DIV4.5输出作为EMIFA时钟 SYSCFG_CFGCHIP3 = regVal; // 之后，需要重新初始化EMIFA控制器以适应新的时钟频率。 // --- 初始化 CFGCHIP4 --- // 目标：确保所有AMUTEIN清除位处于默认状态（0）。 // 通常上电复位后即为0，但显式操作是一个好习惯。 SYSCFG_CFGCHIP4 = 0x00000000; } // 示例：在GPIO中断服务程序中清除McASP0的AMUTEIN锁存 void GPIO_Bank0_ISR(void) { // ... 处理GPIO中断源，例如检查过流状态 ... // 清除GPIO Bank 0的中断标志（具体代码取决于GPIO驱动） Clear_GPIO_Bank0_Interrupt_Flag(); // 关键步骤：清除由该GPIO Bank触发的McASP0 AMUTEIN锁存状态 SYSCFG_CFGCHIP4 = (1 << 0); // 向 AMUTECLR0 (Bit 0) 写入1以清除 // 注意：此寄存器是“写1清除”，写入1后位会自动回0，读取始终为0。 }3.3 配置顺序与依赖关系分析
配置CFGCHIP寄存器不是孤立的，它必须融入整个系统初始化的流程中，并考虑严格的依赖关系：
- 时钟树先行：任何与时钟相关的配置（如CFGCHIP3的DIV4.5、CFGCHIP2的USB PHY时钟），都必须等待PLL配置完成并锁定。通常，在
main()函数中，先调用PLL_Init()，然后调用Clock_Init()，最后才进行SYSCFG配置。 - 外设状态管理：在切换EMIF时钟源（CFGCHIP3）前，必须确保EMIF控制器没有正在进行的内存交易。这通常需要软件确保没有代码在访问外部内存，或者先将关键代码和数据搬运到内部SRAM中执行。
- 功能依赖：CFGCHIP1中
TBCLKSYNC位的生效，依赖于各个eHRPWM模块的TBCTL寄存器配置一致。因此，正确的顺序是先配置好所有需要同步的eHRPWM模块的时基控制寄存器，最后再置位TBCLKSYNC。 - 保护性配置最后：像
CFGCHIP0的PLL_MASTER_LOCK这类保护性配置，应该在所有动态的PLL调整（如果有）完成后，在系统初始化尾声进行设置，将其“锁死”。
4. 调试技巧与常见问题排查
即使按照手册配置，在实际项目中仍可能遇到问题。以下是一些基于真实项目经验的调试技巧和常见问题。
4.1 问题现象与排查思路速查表
| 问题现象 | 可能涉及的CFGCHIP寄存器 | 排查思路与步骤 |
|---|---|---|
| EDMA3数据传输效率远低于理论带宽 | CFGCHIP0 (TCxDBS) | 1. 检查TCxDBS配置是否符合外设和内存的突发能力。2. 使用芯片的性能计数器或EDMA传输完成中断的时间戳，计算实际吞吐量。 3. 尝试将突发大小从64字节改为32或16字节，观察性能变化。有时受限于总线仲裁或目标FIFO，中等突发大小可能最优。 |
| eCAP无法捕获到预期事件 | CFGCHIP1 (CAPxSRC) | 1. 确认CAPxSRC位域是否已正确设置为目标事件源（如McASP RX事件）。2. 确认源外设（如McASP）的DMA事件或中断是否已正确产生并启用。 3. 检查eCAP模块本身的配置（工作模式、触发边沿等）是否正确。 |
| USB设备无法被主机识别或枚举失败 | CFGCHIP2 | 1.首要检查：USB0PHYCLKMUX和USB0REF_FREQ是否匹配实际的参考时钟频率和来源。2. 检查 USB0PHYPWDN和USB0OTGPWRDN位，确保PHY和OTG子系统已上电（通常为0）。3. 在设备模式下，检查 USB0OTGMODE是否被错误地强制为主机模式。4. 测量USB DP/DM引脚波形，确认是否有数据活动。若无，可能是PHY未工作或数据极性( USB0DATPOL)错误。 |
| 连接外部SDRAM的系统运行不稳定，随机崩溃 | CFGCHIP3 (EMA_CLKSRC, DIV4P5ENA) | 1. 检查EMIF时钟源频率是否超过SDRAM芯片的额定频率。 2. 确认在切换 EMA_CLKSRC前，EMIF控制器是否已置于安全状态（如复位或禁用）。3. 检查使能 DIV4P5ENA后，是否等待了足够长时间让时钟输出稳定（通常需要软件延时数十个周期）。4. 使用示波器测量SDRAM时钟引脚，观察时钟频率和信号质量（过冲、振铃）是否达标。 |
| McASP音频输出在触发静音后无法恢复 | CFGCHIP1 (AMUTESELx), CFGCHIP4 | 1. 确认AMUTESELx配置的GPIO Bank是否正确。2.关键检查：在GPIO中断服务程序中，是否在清除GPIO中断标志后，同步向 CFGCHIP4对应的AMUTECLRx位写了1。3. 检查McASP自身的AMUTE配置寄存器，确保静音功能未被其他条件锁定。 |
| 多个eHRPWM输出不同步，存在固定相位差 | CFGCHIP1 (TBCLKSYNC) | 1. 确认所有需要同步的eHRPWM模块的TBCTL寄存器中，时基时钟预分频器（HSPCLKDIV, CLKDIV）设置是否完全相同。2. 确认在置位 TBCLKSYNC前，这些eHRPWM模块是否都已使能（TBCTL中的CTRMODE或计数器已启动）。3. TBCLKSYNC是一个“触发”位，写1后会产生一个同步脉冲。通常只需要在初始化时执行一次，不需要重复写入。 |
4.2 高级调试手段：寄存器视图与信号追踪
当逻辑分析无法定位问题时，需要更底层的工具：
- 内存窗口直接查看：在调试器（如CCS）中，直接查看
SYSCFG_CFGCHIPx寄存器的内存地址。确认你写入的值是否真的生效。有时因为内存保护单元或缓存配置问题，写入操作可能没有到达实际寄存器。 - 芯片手册与勘误表交叉验证：再次仔细阅读你所使用具体芯片型号的数据手册和勘误表。不同型号的处理器，CFGCHIP寄存器的位定义或默认值可能有细微差别。勘误表中可能会明确指出某些配置组合存在限制或错误。
- 系统事件追踪：如果芯片支持ETM或类似的内核跟踪模块，可以尝试追踪在配置CFGCHIP寄存器前后，系统总线上发生的访问事件，看看是否有异常访问或错误响应。
- 最小系统测试：如果问题复杂，尝试创建一个最简单的工程，只初始化最少的系统组件（时钟、电源），然后单独测试某一项CFGCHIP功能（如只配置eCAP事件路由），逐步排除其他驱动或应用代码的干扰。
4.3 配置的“坑”与经验之谈
- “一次性”配置与“动态”配置：像
PLL_MASTER_LOCK、DIV4P5ENA、TBCLKSYNC（同步脉冲）这类配置，通常在系统初始化时设置一次，之后不再改动。而像AMUTECLRx（清除位）则是需要动态响应的。像TCxDBS理论上可以动态调整，但必须在EDMA传输停止时进行，否则可能导致正在进行的传输出错。 - 默认值不是万能值：硬件复位后，CFGCHIP寄存器通常有一个默认状态。但不要假设默认状态就是最适合你应用的状态。例如，EDMA的默认突发大小是16字节，这对于大数据流处理很可能不是最优的。一定要根据你的应用场景主动配置。
- 位域保留位：对于标记为“Reserved”的位，手册要求写入其复位默认值（通常是0，但
CFGCHIP3和CFGCHIP4的部分保留位要求写入0xFF或特定值）。务必遵守，写入随机值可能导致不可预测的行为。 - 结合电源管理：在系统进入低功耗模式前，需要考虑CFGCHIP的配置。例如，如果USB不再使用，可以通过
CFGCHIP2的USB0PHYPWDN和USB0OTGPWRDN关闭PHY和OTG子系统以省电。在唤醒后，需要重新初始化这些模块。
