MibSPI寄存器深度解析：从并行模式到多缓冲调度的嵌入式实战

1. MibSPI核心价值与设计哲学：从标准SPI到高效数据引擎的演进

在嵌入式系统开发，尤其是汽车电子和工业控制领域，SPI（Serial Peripheral Interface）总线是我们与传感器、存储器、通信模块打交道的老朋友。它的全双工、主从同步特性简单可靠，但当你需要同时管理十几个传感器，或者要求毫秒级甚至微秒级的确定性与实时响应时，标准SPI的局限性就暴露无遗：CPU需要频繁介入处理每个数据字的收发，总线带宽在高速率下捉襟见肘，复杂的多任务调度更是让软件疲于奔命。

MibSPI（Multi-buffered SPI）的出现，正是为了解决这些痛点。它不是一个全新的协议，而是在标准SPI硬件基础上，引入了一套精密的“数据流水线”和“任务调度器”机制。你可以把它理解为一个内置了智能DMA和微型操作系统的SPI控制器。其核心思想是将数据搬运和协议处理的负担从CPU卸载到硬件，并通过“传输组”（Transfer Group, TG）的概念，将一系列SPI传输任务（例如，轮询多个传感器、发送一帧控制命令、接收一段配置数据）打包成独立的、可预先配置的“任务包”。CPU只需要一次性配置好这些任务包（TG）及其触发条件，MibSPI硬件就能在后台自动、有序地执行它们，并通过中断精准地通知CPU任务完成。这极大地解放了CPU，使其能专注于更上层的应用逻辑。

而这一切强大功能的基石，正是其一系列精心设计的控制寄存器。它们不像标准SPI的CR、DR寄存器那样简单直白，而是构成了一套完整的控制状态机。理解这些寄存器，就相当于拿到了驾驭这匹高性能“数据引擎”的缰绳。本文将深入解析其中两个最具代表性的核心寄存器：负责拓展物理带宽的并行/模数模式控制寄存器（SPIPMCTRL），以及负责调度与执行核心逻辑的传输组控制寄存器（TGxCTRL），并串联起多缓冲使能、中断管理等关键寄存器，为你呈现一幅完整的MibSPI实战配置图景。

2. 并行模式解析：SPIPMCTRL寄存器与带宽提升实战

标准SPI通信在单一数据线（MOSI/MISO）上进行，其理论带宽受限于时钟频率。在需要与高速ADC、帧缓冲区或并行显示屏通信时，这往往成为瓶颈。MibSPI的并行模式（通过SPIPMCTRL寄存器配置）就是为了打破这一瓶颈，它允许同时使用多根数据线进行传输，成倍提升数据吞吐率。

2.1 SPIPMCTRL寄存器位域精讲

SPIPMCTRL寄存器是一个32位寄存器，其结构设计体现了高度的灵活性。它将32位划分为4个字节（Byte0-Byte3），每个字节独立控制一个数据格式寄存器（SPIFMT0-SPIFMT3）所对应的并行模式。这种设计允许你在同一个MibSPI模块中，为不同的传输任务（即不同的TG）动态选择不同的数据线宽度。寄存器中每个字节的位定义是相同的，我们以Byte0（控制SPIFMT0）为例进行拆解：

• PMODE0 (位1-0): 并行模式选择位。这是配置并行数据线数量的核心。
  • 00: 标准模式，使用1根数据线。
  • 01: 2-数据线模式。
  • 10: 4-数据线模式。
  • 11: 8-数据线模式。
• MMODE0 (位4-2): 模数模式选择位。根据手册备注，在当前器件中可能不支持模数模式，因此通常应保持为000（单数据线模式）。一个关键约束是：当使用并行模式（PMODE0非零）时，MMODE0必须设置为000。反之，如果使用模数模式（MMODE0非零），则PMODE0应设置为00。这两组位是互斥配置的。
• MODCLKPOL0 (位5): 模数模式时钟极性位。仅在模数模式（MMODE0非零）下有效，用于反转SPICLK极性。在并行模式下可忽略。
• 保留位 (位6-7, 及其他): 必须写入0。

配置关联性：每个TG在它的缓冲区控制字段中，会通过DFSEL[1:0]位来选择使用哪一个SPIFMTx格式。SPIPMCTRL寄存器中对应的字节（Bytex）就会自动生效。例如，某个TG配置为使用SPIFMT1（即DFSEL=01），那么该TG的并行模式就由SPIPMCTRL的Byte1（位15-8）来决定。

2.2 并行模式实战配置与硬件连接考量

假设我们需要配置一个TG，使用4根数据线进行并行传输，并采用SPIFMT2定义的格式（字长、时钟极性相位等）。

步骤一：确定硬件引脚映射首先，必须查阅你所使用的具体MCU数据手册。MibSPI的并行数据线通常映射到特定的、功能复用的GPIO引脚上。例如：

• SPIDAT[0]: 可能映射到GPIOA[0](标准MOSI功能)
• SPIDAT[1]: 可能映射到GPIOA[1]
• SPIDAT[2]: 可能映射到GPIOA[2]
• SPIDAT[3]: 可能映射到GPIOA[3]
• SPIDAT[4]至SPIDAT[7]以此类推，用于8线模式。 你需要将这些引脚配置为SPI功能，而非普通的GPIO。

步骤二：配置SPIPMCTRL寄存器我们的目标是设置Byte2（对应SPIFMT2）为4-数据线模式。

// 假设 SPI_BASE 是 MibSPI 模块的基地址 #define SPI_PMCTRL_OFFSET 0x6C // 先读取当前寄存器值，避免修改其他字节 uint32_t reg_val = HWREG(SPI_BASE + SPI_PMCTRL_OFFSET); // 清除 Byte2 的 PMODE 和 MMODE 位 (位23-16) reg_val &= ~(0x00030000UL); // 清除 PMODE2 (位17-16) reg_val &= ~(0x00070000UL); // 清除 MMODE2 (位20-18) 实际上，由于我们只用并行模式，MMODE2应为0，这步是确保 // 设置 PMODE2 = 10b (4-数据线模式) reg_val |= (0x00020000UL); // 将位17置1，位16置0 // 确保 MMODE2 = 000b (单数据线模式，与并行模式配合) // 因为上一步已清除，且复位后为0，所以无需额外操作。 // 写回寄存器 HWREG(SPI_BASE + SPI_PMCTRL_OFFSET) = reg_val;

步骤三：配置SPIFMT2寄存器并关联TG接下来，需要配置SPIFMT2寄存器，设定字符长度、时钟极性和相位等。然后，在TG对应的缓冲区描述符（或控制字段）中，设置DFSEL[1:0] = 10，以选中SPIFMT2。

关键注意事项：

1. 时钟频率计算：在并行模式下，SPICLK的频率需要重新评估。虽然数据吞吐量增加了（4线模式理论上是4倍），但需确保最终的SCK频率不超过从设备的最大支持频率。有时为了信号完整性，在并行模式下可能需要适当降低主时钟频率。
2. 字节序问题：当使用多于1根数据线时，数据是如何分布在各条线上的？是高位在前（MSB）在SPIDAT[0]，还是低位在前（LSB）？这需要仔细阅读手册的“数据格式”部分。错误的理解会导致接收到的数据位序完全混乱。
3. 从设备支持：显然，你的从设备也必须支持并行SPI模式（如某些OLED屏或QSPI Flash）。连接时，需要将从设备的D0-D3线正确连接到MCU的SPIDAT[0]-SPIDAT[3]。
4. 功耗与噪声：更多数据线同时翻转会带来更大的瞬时电流和潜在的电磁干扰（EMI），在高速或长距离通信时需要做好电源去耦和PCB布局。

3. 多缓冲机制与传输组（TG）核心：从使能到调度

多缓冲是MibSPI的灵魂，而传输组（TG）是调度多缓冲任务的基本单位。理解这一机制，需要从使能寄存器开始，逐步深入到TG的控制核心。

3.1 多缓冲模式使能寄存器（MIBSPIE）

在深入TG之前，必须确保MibSPI工作在多缓冲模式下。这由MIBSPIE寄存器控制。

• MSPIENA (位0): 多缓冲模式使能位。这是进入多缓冲世界的钥匙。上电复位后，该位为0，MibSPI处于“兼容模式”，行为与标准SPI完全相同，所有多缓冲相关寄存器都无法访问。要使用TG、缓冲区RAM等高级功能，必须先将此位置1��

  // 在配置完SPIGCR0等基本SPI参数后，使能多缓冲模式 HWREG(SPI_BASE + 0x70) |= 0x00000001UL; // 设置 MSPIENA = 1

• RXRAM_ACCESS (位16): 接收RAM访问控制位。这是一个需要极其谨慎操作的位。正常运行时必须为0。只有当你想测试多缓冲RAM（一种特殊的自检模式）时，才可临时置1。测试完成后，必须通过拉低SPIGCR0[0]（nRESET）对MibSPI进行局部复位，以重新初始化缓冲区RAM，否则模块可能工作异常。

3.2 传输组控制寄存器（TGxCTRL）深度剖析

TGxCTRL寄存器是每个TG的“大脑”，它定义了TG何时启动、如何运行、何时停止。其位域复杂但逻辑清晰，我们分层解读。

3.2.1 启停与运行模式控制

• TGENA (位31): TG使能位。1表示该TG已就绪，等待触发条件。一个常见的误区是：认为使能后传输立即开始。实际上，使能只是让TG进入“待触发”状态，真正的启动需要满足TRIGSRC和TRIGEVT定义的触发条件。
• ONESHOT (位30): 单次触发模式。这是理解TG工作模式的关键。
  • 0：连续模式。每当触发事件发生，TG就执行一次组传输。完成后，TG保持在使能状态，等待下一次触发。适用于周期性数据采集（如每10ms读取一次传感器）。
  • 1：单次模式。TG在收到一次有效触发并完成组传输后，硬件会自动清除TGENA位，使其失效。这确保了CPU有足够时间处理完本次传输的数据（如存入内存、进行计算）后，再手动重新使能TG，准备下一次传输。防止了数据被新传输覆盖的风险。
• PRST (位29): 指针复位模式。此位决定了当一个新的触发事件到来，而该TG的传输尚未完成时，硬件该如何处理。
  • 0：忽略新触发。当前传输拥有最高优先级，新触发事件被丢弃。适用于必须保证数据帧完整性的场景。
  • 1：复位指针，重新开始。新触发事件会立即将当前缓冲区指针PCURRENT重置为起始地址PSTART，当前传输被中止，TG从第一个缓冲区开始重新传输。这适用于对最新数据有强实时性要求的场景，比如控制循环中，总是希望执行最新的控制指令集，跳过未完成的老指令。但要注意，这会导致之前部分传输的数据丢失。

3.2.2 触发源与触发事件这是TG的“启动按钮”定义部分。

• TRIGSRC[19:16]: 触发源选择。定义了“按钮”在哪里。
  • 0：禁用（无触发源）。
  • 1h-Fh：外部触发源（EXT0-EXT13），具体对应哪个硬件引脚或内部模块（如HET、ePWM），需查芯片手册。
  • Fh：内部Tick计数器触发。这是一个非常有用的内部定时器，可以产生周期性的触发信号，实现纯硬件定时的自动传输。
• TRIGEVT[23:20]: 触发事件类型。定义了“怎么按按钮”。
  • 0：从不触发。
  • 1h：上升沿触发。
  • 2h：下降沿触发。
  • 3h：双边沿触发。
  • 5h：高电平触发。只要触发源为高，TG就会连续、循环执行组传输，直到触发源变低。配合ONESHOT=1可实现单次高电平触发。
  • 6h：低电平触发。逻辑同上。
  • 7h：始终触发。只要TGENA=1，TG就会立即开始并循环传输。这是实现软件触发的最简单方式：设置TRIGSRC=0（禁用外部源），TRIGEVT=7，ONESHOT=1，然后置位TGENA，TG便会立即执行一次组传输。

3.2.3 缓冲区指针管理

• PSTART[14:8]: TG起始地址。指向多缓冲RAM中该TG第一个传输缓冲区的地址。
• PCURRENT[6:0]: 当前缓冲区指针（只读）。硬件在传输过程中自动更新，指向当前正在传输或下一个待传输的缓冲区地址。当TG被挂起时，它指向被挂起的缓冲区地址，这是实现精确断点续传的基础。
• TGTD (位28): TG已触发标志（只读）。为1表示该TG已被触发，正在等待或正在被序列器服务。可用于软件查询TG状态。

3.3 传输组优先级与不可打断原则

MibSPI内部有一个序列器（Sequencer）来服务多个TG。TG0优先级最高，TG15最低。高优先级TG可以抢占低优先级TG的服务权。但手册明确指出了三种不可被打断的情况，这是保证数据一致性和通信可靠性的关键：

1. CSHOLD或LOCK缓冲区传输期间：当正在传输的缓冲区控制字段中CSHOLD（保持片选）或LOCK（锁定序列器）位被置位时，传输会持续到下一个非CSHOLD或非LOCK的缓冲区传输完成。这是为了保证一系列必须连续发送的指令（如Flash的写使能+写地址+写数据）不被中断，避免从设备状态机混乱。
2. NOBRK DMA缓冲区整个序列传输期间：NOBRK用于DMA控制，表示这一系列缓冲区传输不可中断，直到ICOUNT指定的缓冲区数量全部传完。
3. 最后一个缓冲区被预取后：一旦序列器预取了TG的最后一个缓冲区，则必须完成该缓冲区的传输，即使此时有更高优先级TG触发。

实操心得：在规划多个TG时，必须仔细考虑这些不可打断的区间。避免将一个长时间、不可中断的TG（例如，通过SPI向Flash写入大量数据）设置为低优先级，否则它可能长时间阻塞高优先级的紧急任务（如安全相关的传感器读取）。合理的策略是将实时性要求最高、传输量小的任务设为高优先级，并将大块数据传输任务拆分成多个可中断的小TG。

4. 中断管理机制：从标志位到服务例程的完整链路

高效的中断管理是MibSPI实现“CPU解放”的关键。其设计采用了“使能-标志-向量”的清晰分层结构，我们需要配置一组寄存器来打通整个链路。

4.1 中断使能与清除寄存器（TGITENST, TGITENCR）

中断管理的第一步是“开关”。

• TGITENST (偏移 74h): 中断使能置位寄存器。写1使能，写0无效。
  • SETINTENRDY[15:0]: 置位对应TG的“传输完成”中断使能。例如，写1<<16使能TG0的完成中断。
  • SETINTENSUS[15:0]: 置位对应TG的“传输挂起”中断使能。
• TGITENCR (偏移 78h): 中断使能清除寄存器。写1清除（禁用），写0无效。
  • CLRINTENRDY[15:0]: 清除对应TG的“传输完成”中断使能。
  • CLRINTENSUS[15:0]: 清除对应TG的“传输挂起”中断使能。

这种“置位-清除”分离的设计，避免了常见的“读-改-写”操作，可以直接用或(OR)运算使能，用与(AND)运算清除，非常方便。

// 使能 TG0 和 TG2 的传输完成中断 HWREG(SPI_BASE + 0x74) |= ( (1UL << 16) | (1UL << 18) ); // SETINTENRDY0 和 SETINTENRDY2 // 禁用 TG1 的传输挂起中断 HWREG(SPI_BASE + 0x78) |= (1UL << 1); // CLRINTENSUS1

4.2 中断标志寄存器（TGINTFLG）与自动清除机制

当中断事件发生时，硬件会置位相应的标志位，无论该中断是否被使能。

• TGINTFLG (偏移 84h):
  • INTFLGRDY[15:0]: TG传输完成标志。当某个TG的所有缓冲区传输完毕时，其对应位被置1。
  • INTFLGSUS[15:0]: TG传输挂起标志。当某个TG因等待外部事件（如DMA未就绪）而挂起时，其对应位被置1。

清除标志有两种方式：

1. 软件写1清除：向对应位��1，可清除该标志。
2. 硬件自动清除（推荐）：这是MibSPI一个精妙的设计。当中断服务程序（ISR）去读取中断向量寄存器（TGINTVECT0 或 TGINTVECT1）时，硬件会根据向量寄存器中给出的TG编号和挂起状态，自动清除TGINTFLG中对应��INTFLGRDYx或INTFLGSUSx标志。这简化了ISR的编写，避免了忘记清除标志导致中断重入的死循环问题。

4.3 中断优先级（Level）设置寄存器（TGITLVST, TGITLVCR）

许多MCU有多个中断线（如INT0, INT1），具有不同的硬件优先级。MibSPI允许你将不同TG的中断映射到不同的中断线上。

• TGITLVST (偏移 7Ch): 中断级别置位寄存器。写1将对应中断映射到INT1。
• TGITLVCR (偏移 80h): 中断级别清除寄存器。写1将对应中断映射回INT0。

例如，你可以将关键TG（如刹车传感器）的完成中断设为INT1（高优先级），将普通TG（如温度传感器）的中断设为INT0。这样，当多个中断同时发生时，CPU会优先响应INT1。

4.4 中断服务程序（ISR）最佳实践

一个健壮的MibSPI中断服务程序流程如下：

// 假设 MibSPI 完成中断连接到 CPU 的 INT0 void MibSPI_ISR(void) { // 1. 读取中断向量寄存器，获取是哪个TG触发了中断，以及是完成还是挂起 uint32_t vector = HWREG(SPI_BASE + TGINTVECT0_OFFSET); // 读取会自动清除标志位 uint8_t tg_number = (vector & INT_VECT_MASK) >> INT_VECT_SHIFT; uint8_t is_suspend = (vector & SUSPEND_MASK); // 2. 根据 tg_number 和 is_suspend 进行分支处理 switch(tg_number) { case 0: if (!is_suspend) { // TG0 传输完成 // - 从多缓冲RAM的TG0区域读取接收到的数据 // - 处理数据（如解算传感器值） // - 如果需要再次启动，重新填充TG0的发送缓冲区，并确保TGENA=1 } else { // TG0 传输挂起（例如等待DMA） // - 执行恢复操作（如启动DMA） // - 通常不需要手动恢复，硬件在条件满足后会继续 } break; case 1: // 处理 TG1... break; // ... 其他TG } // 3. 如果该中断线有多个中断源，可能需要检查其他标志... // 但得益于自动清除机制，我们通常不需要手动操作TGINTFLG }

避坑指南：

• 中断使能顺序：建议的初始化顺序是：配置TG参数（PSTART, 触发条件等）-> 使能多缓冲模式（MSPIENA=1）-> 最后使能TG（TGENA=1）和中断（TGITENST）。避免在配置未完成时被意外触发。
• 中断嵌套与性能：如果ISR处理时间较长，考虑使用DMA将数据从MibSPI RAM搬移到主内存，ISR仅做简单标志设置。同时，注意中断优先级设置，防止低优先级ISR阻塞高优先级任务。
• 共享资源访问：ISR和主程序都可能访问多缓冲RAM（主程序写发送数据，ISR读接收数据）。对于关键数据段，可能需要简单的互斥机制（如关中断）来保证数据一致性。

5. 高级功能与系统集成：Tick计数器与指针管理

除了核心的传输控制，MibSPI还提供了用于构建复杂定时传输和调试的高级功能。

5.1 内部定时触发器：Tick计数器（TICKCNT）

当外部硬件触发源不够用，或者需要产生精确定时的SPI传输时，内部的Tick计数器就派上用场了。它是一个可编程的递减计数器，溢出时会产生一个内部触发信号，可以作为TG的触发源（TRIGSRC = Fh）。

• TICKVALUE[15:0]: 计数初值。计数器从该值递减到0。
• CLKCTRL[29:28]: 时钟源选择。可以选择四个SPIFMT格式寄存器对应的SPICLK之一作为计数时钟。这意味着Tick计数器的频率与SPI通信时钟同步，非常适合生成与通信速率成整数倍关系的触发周期。
• RELOAD[30]: 重载控制位（只写）。向该位写1，会立即将TICKVALUE的值重载到计数器中，而不产生触发信号。可用于同步或手动重置定时。
• TICKENA[31]: 使能位。置1启动计数器。

配置示例：假设SPICLK频率为10MHz，我们希望每1ms触发一次TG（即Tick周期1ms）。

1. 计算Tick值：TICKVALUE = 时钟频率 * 周期 - 1 = 10e6 Hz * 0.001 s - 1 = 9999。
2. 配置寄存器：

   HWREG(SPI_BASE + 0x90) = (1UL << 31) | // TICKENA = 1 (0UL << 28) | // CLKCTRL = 0, 选择 SPIFMT0 的时钟 (9999 & 0xFFFF); // TICKVALUE

3. 将某个TG的TRIGSRC设置为Fh（TICK），TRIGEVT设置为边沿触发（如1h上升沿），即可实现每1ms一次的自动传输。

5.2 最后一个传输组结束指针（LTGPEND）

在多缓冲RAM中，TG的结束地址通常由下一个TG的起始地址减1自动定义。但对于最后一个TG（编号最大的那个），后面没有“下一个TG”了，它的结束地址就需要用LTGPEND寄存器来显式指定。

• LPEND[14:8]: 最后一个TG的结束指针。需要设置为最后一个TG的最后一个缓冲区的地址。
• TG_IN_SERVICE[28:24] (只读): 当前正在被序列器服务的TG编号。这是一个非常有用的调试字段。在调试复杂的多TG调度问题时，读取此字段可以实时知道硬件正在处理哪个TG，帮助定位TG因优先级或不可打断规则导致的阻塞问题。

配置要点：如果你只使用了部分TG（例如，只用了TG0, TG1, TG2），那么TG2就是你的“最后一个使用的TG”。你需要将LPEND设置为TG2的结束地址。同时，一种常见的做法是，在TG2之后，创建一个虚拟的TG（Dummy TG），其起始地址（PSTART）设置为LPEND+1，并且将其TGENA始终设为0（禁用）。这样，硬件定义的TG2的结束地址（PSTART of Dummy TG - 1）就自然等于你设置的LPEND，逻辑上更清晰，也避免了未定义TG区域可能引发的不可预期行为。

6. 综合实战：构建一个多传感器数据采集系统

假设我们为一个电池管理系统（BMS）设计SPI通信，需要同时处理三种任务：

1. 高优先级任务：每100us读取一次电流传感器（高速ADC，使用4线并行模式提升速率），数据量小，实时性要求极高。
2. 中优先级任务：每10ms读取一次温度传感器阵列（共8个，标准SPI模式），数据量中等。
3. 低优先级任务：按需（由主控软件触发）读取EEPROM中的配置参数，数据量不定。

系统设计如下：

• TG0 (高优先级): 用于电流传感器。
  • PSTART0: 指向RAM中为电流数据预留的缓冲区。
  • TRIGSRC0:Fh(内部TICK计数器)。
  • TRIGEVT0:1h(上升沿触发)。
  • ONESHOT0:0(连续模式)。
  • 在SPIFMT0中配置高速时钟和4线并行模式，并在SPIPMCTRL的Byte0中设置PMODE0=10b。
  • 配置TICK计数器产生100us周期。
  • 中断使能SETINTENRDY0，并可能映射到高优先级中断线INT1。
• TG1 (中优先级): 用于温度传感器。
  • PSTART1: 指向温度数据缓冲区。
  • TRIGSRC1:Fh(内部TICK计数器，另一个实例或分频)。
  • TRIGEVT1:1h(上升沿触发)。
  • ONESHOT1:0(连续模式)。
  • 使用SPIFMT1和标准SPI模式。
  • 配置另一个TICK计数器或使用同一个但配合不同的TICKVALUE产生10ms周期。
  • 中断使能SETINTENRDY1，映射到INT0。
• TG2 (低优先级): 用于EEPROM读取。
  • PSTART2: 指向命令和数据缓冲区。
  • TRIGSRC2:0(禁用外部源)。
  • TRIGEVT2:7h(始终触发)。
  • ONESHOT2:1(单次模式)。
  • 使用SPIFMT2。
  • 软件触发流程：主程序将读取命令和地址写入TG2的发送缓冲区，然后置位TGENA2。TG2立即开始传输，完成后产生中断，在ISR中读取数据。由于是ONESHOT，TG2自动禁用，等待下次软件使能。

初始化与运行流程：

1. 配置所有GPIO引脚（包括并行数据线）。
2. 配置MibSPI全局控制寄存器SPIGCR0/1，设置主模式、使能模块等。
3. 配置SPIPMCTRL和SPIFMTx格式寄存器。
4. 配置TICK计数器。
5. 初始化多缓冲RAM，为TG0、TG1、TG2分别填充初始发送数据（对于ADC读取，发送数据可能是伪指令或全0；对于EEPROM，则是具体的读命令）。
6. 配置各TG的TGxCTRL寄存器（先不使能TGENA）。
7. 置位MIBSPIE.MSPIENA，使能多缓冲模式。
8. 配置中断使能、优先级寄存器TGITENST、TGITLVST。
9. 最后，依次使能TGENA2、TGENA1、TGENA0（按优先级从低到高，避免初始化期间高优先级任务抢占资源）。
10. 使能CPU全局中断。

此后，电流和温度采集完全由硬件自动、定时执行，CPU仅在中断到来时处理数据。EEPROM读取则由软件按需触发。整个系统实现了确定性的实时数据采集，CPU负载大幅降低。

通过这样层层递进的配置，MibSPI从一个简单的串行通信接口，蜕变为一个高度自动化、可灵活调度的数据交换引擎。掌握其寄存器配置的精髓，意味着你能在资源受限的嵌入式环境中，设计出响应迅速、稳定可靠的高性能通信子系统。