OMAP5912时钟架构深度解析：MCLK配置与低功耗管理实战-开发者社区

1. 项目概述：为什么时钟架构是嵌入式系统的“心跳”

在嵌入式系统开发中，尤其是面对像TI OMAP5912这类集成了ARM核与DSP核的复杂应用处理器，时钟系统的设计与配置往往是项目成败的关键，也是最能体现工程师功底的领域之一。你可以把整个芯片想象成一个庞大的交响乐团，CPU、DSP、内存控制器、各类外设（UART、I2C、USB）就是不同的乐手。时钟信号，就是那位站在指挥台上的指挥家。没有指挥家精准的节拍，乐手们各自为政，演奏出来的只能是噪音。同样，没有正确配置的时钟，芯片内部的各个模块无法协同工作，系统要么无法启动，要么性能低下、功耗异常，甚至出现难以复现的随机性故障。

OMAP5912的时钟架构，正是这样一套精密而复杂的“指挥系统”。它远不止是给CPU提供一个主频那么简单。它需要管理多个时钟源（如外部12MHz晶振、32.768kHz RTC时钟）、多个锁相环（APLL, DPLL）、生成数十路不同频率的时钟信号，并精准地分发给数十个功能模块。同时，为了满足移动设备对功耗的极致要求，它还必须支持动态的频率调整和复杂的低功耗模式，在需要性能时“火力全开”，在空闲时“深度休眠”。

本文将以OMAP5912的数据手册（SPRU751A）为蓝本，结合我多年在嵌入式底层驱动开发中的实际踩坑经验，为你深度解析其时钟架构的核心机制。我们将重点关注两个最具实践价值的主题：MCLK（主时钟输出）的灵活配置方法，以及低功耗模式下的时钟门控策略。我会不仅告诉你寄存器该怎么写，更会解释每个配置位背后的设计意图、不同配置方案的应用场景，以及那些手册上不会写、但实际调试中一定会遇到的“坑”。无论你是正在评估OMAP5912平台，还是正在为其编写BSP（板级支持包）或驱动，这篇文章都将提供可直接参考的实操指南和深度原理分析。

2. OMAP5912时钟架构核心思路拆解

在深入寄存器细节之前，我们必须先建立起对OMAP5912时钟树（Clock Tree）的宏观认识。理解整体数据流和设计哲学，是后续进行正确配置和问题排查的基础。

2.1 时钟源与锁相环：系统的动力源泉

OMAP5912的时钟系统始于几个物理时钟源：

主振荡器（OSC1）：通常外接12MHz晶体，这是系统的主时钟源，为DPLL提供参考输入。
RTC振荡器（OSC32K）：外接32.768kHz晶体，用于实时时钟（RTC）模块，同时也是系统在深度睡眠模式下唯一的时钟源，用于维持唤醒定时器等基本功能。
外部时钟输入（EXT_48M）：这是一个可选的48MHz外部时钟，可以通过GPIO4引脚复用输入，为某些需要48MHz时钟的模块提供另一个选择。

这些原始时钟源经过两个核心的锁相环（PLL）进行倍频和整形：

DPLL（数字锁相环）：它的主要任务是将12MHz的输入时钟倍频，产生一个高质量的、高频率的系统核心时钟（例如96MHz或更高，具体值由倍频系数设定）。这个时钟是整个OMAP3.2（ARM926EJ-S核心）子系统及其紧密耦合外设（如内存控制器）的“心脏”。DPLL的性能和稳定性直接决定了系统最高运行速度和稳定性。
APLL（模拟锁相环）：位于ULPD（超低功耗域）中。它通常将12MHz或DPLL输出的某个时钟倍频至48MHz。这个48MHz时钟在OMAP5912中具有特殊地位，它是一个“通用高速时钟”，常用于USB模块、某些外设接口，以及我们重点要讲的MCLK和BCLK输出。

实操心得：时钟源的稳定性是基石在硬件设计阶段，12MHz和32.768kHz晶振的电路布局和负载电容匹配至关重要。不稳定的时钟源会导致DPLL无法锁定或频繁失锁，引发系统随机重启、外设通信错误等玄学问题。我曾遇到一个案例，系统在低温下启动失败，最终排查发现是32.768kHz晶振的负载电容容值随温度变化漂移过大，导致RTC域时钟不稳定，影响了深度睡眠唤醒流程。因此，务必参考芯片手册的推荐电路，并在PCB布局时让晶振尽量靠近芯片引脚，远离高频噪声源。

2.2 时钟域与电源域：功耗管理的核心设计

OMAP5912采用了先进的时钟门控（Clock Gating）和电源域（Power Domain）技术来管理功耗，这是理解其低功耗模式的关键。

时钟域：指共享同一个时钟源的一组逻辑模块。例如，ARM核心及其私有外设是一个时钟域，USB模块可能是另一个时钟域。软件可以通过配置特定的寄存器，独立地开启或关闭（门控）某个时钟域的时钟信号。当某个模块暂时不用时，关闭其时钟可以立即消除该模块的动态功耗（即晶体管开关产生的功耗），这是最常用、最有效的动态功耗管理手段。
电源域：指共享同一组电源供电的一组逻辑模块。关闭一个电源域的供电（即断电），可以消除该域内所有模块的静态功耗（即漏电流功耗）和动态功耗，节能效果更显著，但代价是模块内部状态会丢失，重新上电需要完整的初始化流程。

OMAP5912的ULPD模块是整个芯片低功耗管理的总控制器。它负责协调各个时钟域和电源域的状态，根据处理器指令或外部事件（如中断），在**活动模式（Awake）、大睡眠模式（Big Sleep）和深度睡眠模式（Deep Sleep）**之间进行切换。这三种模式的功耗和时钟状态差异巨大，我们会在第5章详细剖析。

2.3 MCLK/BCLK：与外部世界同步的桥梁

MCLK和BCLK是OMAP5912提供给外部芯片的时钟输出引脚。这个功能极其有用，例如：

为外部编解码器提供主时钟：在音频应用中，OMAP5912可以作为主设备，通过MCLK为外部的音频ADC/DAC芯片提供精准的同步时钟。
为FPGA或CPLD提供时钟参考：在需要数字逻辑扩展的系统中，可以使用BCLK为外围逻辑芯片提供系统时钟参考。
多芯片系统同步：在多个处理器协同工作的系统中，一个芯片输出时钟可以作为其他芯片的同步基准。

手册中详细描述了通过硬件请求（MCLKREQ/BCLKREQ引脚）和软件请求（配置寄存器）两种方式来控制这两个时钟的输出。其设计巧妙之处在于，输出的时钟源可以是多种选择：直接来自APLL的48MHz、48MHz经过程序分频后的时钟、甚至是DPLL产生的系统核心时钟。这种灵活性允许开发者根据外部芯片的需求，精确地提供所需的时钟频率，而无需增加额外的时钟芯片，既节省了成本又简化了设计。

3. MCLK配置详解：从寄存器位到实际波形

MCLK的配置是OMAP5912时钟系统中最具代表性的功能之一。它涉及多个寄存器的协同设置，清晰地展示了TI芯片“模块化、可配置”的设计思想。下面我们抛开手册的碎片化描述，以一个完整的软件流程来拆解。

3.1 配置目标与方案选择

在配置MCLK前，首先要明确需求：

输出什么频率的时钟？48MHz？分频后的频率（如12MHz）？还是直接输出系统核心时钟（如96MHz）？
由谁来控制时钟的启停？是由另一个芯片通过MCLKREQ引脚（硬件请求）来控制，还是完全由OMAP5912自身的软件来控制？
时钟的极性（空闲状态）是高电平还是低电平？

根据需求，我们可以选择手册中提到的几种典型配置流程。这里我们以“通过软件请求，输出一个由系统时钟分频得到的6MHz时钟”为例，进行完整解析。选择这个例子是因为它涵盖了分频设置、时钟源选择和软件控制等多个关键环节。

3.2 关键寄存器深度解析

配置主要涉及以下几个位于ULPD（超低功耗域）的寄存器。理解每个位的作用比记住步骤更重要。

ULPDCOM_CLK_CTRL_DIV_SEL寄存器：这是MCLK配置的核心。
- COM_RATIO_SEL[7:2]：分频比选择位。这是实现可变频率输出的关键。它并不是直接设置输出频率，而是设置一个分频系数N。输出频率F_mclk = F_source / (N+1)。例如，当COM_RATIO_SEL = 0x00000时，N=0，F_mclk = F_source / 1；当COM_RATIO_SEL = 0x00007时，N=7，F_mclk = F_source / 8。手册中的表格是假设源时钟为48MHz时计算出的常用频率值。
- COM_SYSCLK_PLLCLK_SEL：时钟源选择位。此位为0时，选择48MHz APLL时钟作为分频器的输入；为1时，选择系统核心时钟（SYSCLK）作为输入。我们的目标是输出系统时钟分频后的时钟，所以这里必须设为0（注意：这里手册描述可能有歧义，需结合上下文，选择APLL时钟后再分频，若要系统时钟直接输出，则走另一套流程）。
- COM_ULPD_PLL_CLK_REQ：这是向APLL请求48MHz时钟的“开关”。要使用APLL时钟，必须将此位置1。
MOD_CONF_CTRL_0寄存器：
- CONF_MOD_COM_MCK_12_48_SEL_R：此位控制MCLK输出路径的一个前端选择器。当设置为1时，强制选择48MHz路径（用于传统支持）；当设置为0时，选择由其他逻辑控制的路径。在我们的分频方案中，通常应设置为0，让COM_SYSCLK_PLLCLK_SEL等位来接管控制。
SOFT_DISABLE_REQ_REG和SOFT_REQ_REG寄存器：
- 这两个寄存器管理着硬件请求和软件请求的使能与屏蔽。DIS_COM_MCLK_REQ位用于禁用硬件请求（MCLKREQ引脚）的响应。当我们使用纯软件控制时，需要将此位置1，屏蔽掉硬件引脚，避免意外触发。
- SOFT_COM_MCKO_REQ是软件请求位。但在我们的分频方案中，手册明确指出应使用COM_ULPD_PLL_CLK_REQ来控制时钟输出，SOFT_COM_MCKO_REQ是用于请求系统时钟直接输出的另一条路径。这是一个非常重要的细节，配置错误会导致时钟无法输出。

3.3 完整配置流程与代码示例

假设系统核心时钟（SYSCLK）为96MHz，我们希望通过软件控制，在MCLK引脚上输出一个6MHz的时钟。

第一步：引脚复用配置MCLK功能复用在芯片的V5引脚上。在输出时钟之前，必须将V5引脚的功能设置为MCLK，而不是GPIO或其他功能。这通常通过配置系统控制模块的引脚复用寄存器来完成。这部分代码高度依赖于具体的BSP，但原理是设置对应引脚控制寄存器的MUXMODE字段为MCLK对应的模式值（查手册引脚功能表）。

// 伪代码，示意引脚复用设置 // 假设PIN_CTRL_REG_V5是控制V5引脚的寄存器地址 *(volatile uint32_t *)(PIN_CTRL_REG_V5) = (*(volatile uint32_t *)(PIN_CTRL_REG_V5) & ~0x7) | MCLK_MUX_MODE;

第二步：配置时钟源和分频我们的目标是：源时钟 = APLL的48MHz，分频后得到6MHz。计算分频比：N = F_source / F_mclk - 1 = 48MHz / 6MHz - 1 = 8 - 1 = 7。查手册表格，COM_RATIO_SEL[7:2] = 0x00007对应 MCLK = 48MHz / 8 = 6MHz，吻合。

// 伪代码，访问ULPD寄存器空间 // 定义寄存器地址（需根据具体内存映射填写） #define ULPD_COM_CLK_CTRL_DIV_SEL (0xFFFE0800) #define MOD_CONF_CTRL_0 (0xFFFE1000) // 1. 选择MCLK路径为非强制48MHz模式 uint32_t reg_val = read_reg(MOD_CONF_CTRL_0); reg_val &= ~(1 << 12); // 清零 CONF_MOD_COM_MCK_12_48_SEL_R 位 (假设位12) write_reg(MOD_CONF_CTRL_0, reg_val); // 2. 配置分频器和时钟源 reg_val = read_reg(ULPD_COM_CLK_CTRL_DIV_SEL); reg_val &= ~(0xFC0); // 清零 COM_RATIO_SEL[7:2] 位域 (假设位11:6) reg_val |= (7 << 6); // 设置 COM_RATIO_SEL[7:2] = 0x00007 (N=7) reg_val &= ~(1 << X); // 清零 COM_SYSCLK_PLLCLK_SEL 位 (假设位X)，选择APLL 48MHz作为分频源 reg_val |= (1 << Y); // 置位 COM_ULPD_PLL_CLK_REQ 位 (假设位Y)，向APLL请求时钟 write_reg(ULPD_COM_CLK_CTRL_DIV_SEL, reg_val);

第三步：配置请求控制（屏蔽硬件，使用软件控制）

#define ULPD_SOFT_DISABLE_REQ_REG (0xFFFE0900) #define ULPD_SOFT_REQ_REG (0xFFFE0904) // 禁用硬件请求响应，确保时钟由软件完全控制 reg_val = read_reg(ULPD_SOFT_DISABLE_REQ_REG); reg_val |= (1 << Z); // 置位 DIS_COM_MCLK_REQ 位 (假设位Z) write_reg(ULPD_SOFT_DISABLE_REQ_REG, reg_val); // 注意：此处不操作 SOFT_COM_MCKO_REQ，因为我们使用的是 COM_ULPD_PLL_CLK_REQ 路径 // 如果错误地使能了SOFT_COM_MCKO_REQ，可能会产生冲突，导致输出异常。

第四步：可选配置——时钟极性

#define ULPD_CLOCK_CTRL_REG (0xFFFE0804) // 设置MCLK空闲时为低电平 (假设COM_MCLK_INV位为0时低电平有效，1时高电平有效) reg_val = read_reg(ULPD_CLOCK_CTRL_REG); reg_val &= ~(1 << W); // 清零 COM_MCLK_INV 位 (假设位W)，选择空闲低电平 write_reg(ULPD_CLOCK_CTRL_REG, reg_val);

完成以上步骤后，一个由软件控制的、频率为6MHz、空闲时为低电平的时钟信号就应该出现在MCLK（V5）引脚上了。你可以用示波器进行验证。

注意事项：配置顺序与时钟稳定
先配置，后请求：务必先设置好分频比和时钟源（第二步），再使能时钟请求（第三步中置位COM_ULPD_PLL_CLK_REQ）。如果顺序颠倒，可能会在时钟输出端出现一段不可预测的、不稳定的频率。
APLL的启动时间：当COM_ULPD_PLL_CLK_REQ首次置位时，APLL可能需要数百微秒来锁定频率并稳定输出。在这段锁定期间，MCLK输出可能是无效的。在要求严格同步的应用中，需要在使能请求后增加一段延时（例如1ms），或者通过查询APLL锁定状态位来确保时钟稳定。
引脚负载：MCLK引脚需要驱动外部电路。如果外部负载（容性负载）过重，可能导致时钟边沿变缓，信号完整性下降。在高速（如48MHz）情况下，需检查信号波形是否过冲或振铃，必要时在PCB上串联一个小电阻（如22欧姆）进行阻抗匹配。

4. 低功耗模式下的时钟管理策略

对于电池供电的嵌入式设备，功耗管理是生死攸关的。OMAP5912提供了从“清醒”到“深度睡眠”的多级功耗状态，其本质是对时钟和电源的逐级关断。

4.1 三种主要功耗模式解析

根据手册描述，我们将其三种核心模式的特点、时钟状态和进入方法归纳如下：

模式	功耗水平	主要时钟状态	唤醒源	典型应用场景
Awake (活动)	最高（全速运行）	所有需要的时钟（32kHz, DPLL, APLL等）均开启。	N/A	系统正在执行任务，处理数据，与用户交互。
Big Sleep (大睡眠)	中等	DPLL可能关闭，系统核心时钟停止。APLL可能关闭。32kHz时钟保持运行。部分由32kHz时钟或DPLL派生时钟驱动的模块时钟被门控。	外部中断、RTC定时器、外设DMA请求等。	系统短期空闲，但需要快速响应外部事件（如按键、网络数据包）。唤醒延迟短（微秒级）。
Deep Sleep (深度睡眠)	最低	仅32kHz振荡器运行，用于维持RTC和唤醒逻辑。DPLL、APLL、所有高频时钟域全部关闭。芯片大部分逻辑掉电，仅保留极少数寄存器的状态（通过Always-On电源域）。	有限的特定唤醒源，如RTC闹钟、外部唤醒引脚（WAKEUP）。	系统长时间待机，对唤醒速度不敏感（如每小时同步一次数据的传感器）。唤醒需要重新初始化PLL和时钟树，延迟较长（毫秒级）。

4.2 进入低功耗模式的软件流程与时钟门控

进入低功耗模式不是简单地调用一个“sleep()”函数，而是一系列精细的准备工作。以进入Big Sleep模式为例：

外设静默：软件需确保所有正在进行DMA传输、通信的外设都已进入空闲状态并妥善关闭。例如，停止UART发送、完成SD卡读写、让LCD进入自刷新模式等。
保存上下文：将CPU核心寄存器、必要的系统状态保存到内存（通常是片上SRAM，因为它在睡眠模式下可能仍保持供电）。
配置唤醒源：使能你希望用来唤醒系统的事件，例如配置一个GPIO引脚为中断唤醒源，并设置其触发边沿。
软件触发睡眠：通过向ULPD模块的电源管理控制寄存器写入特定的命令序列，请求进入Big Sleep模式。这个操作通常由ARM核心执行一条特殊的指令（如WFI- Wait For Interrupt）配合寄存器配置来完成。
硬件执行：硬件接收到睡眠请求后，会自动按顺序执行以下操作：
- 停止向ARM核心发送时钟（核心时钟门控）。
- 根据各模块的时钟请求状态，关闭无人请求的PLL（如APLL）和时钟域。
- 将芯片置于低功耗状态。

关键点在于“时钟请求状态”。每个需要时钟的模块（如USB控制器、定时器）都有一个“时钟请求”信号连接到中央时钟管理单元。在准备进入睡眠前，软件必须确保关闭所有不必要的模块时钟请求。这通常通过配置该模块自身的控制寄存器（如*_CLK_CTRL寄存器中的使能位）来实现。如果某个模块的时钟请求依然有效，即使CPU休眠了，该模块的时钟可能不会被关闭，导致“睡眠漏电”，功耗无法降到预期水平。

4.3 低功耗模式下的外设时钟：以CAM_CLK_OUT为例

手册中提到了CAM_CLK_OUT功能，它可以在Y15引脚输出一个由系统时钟分频得到的时钟，用于驱动外部摄像头传感器。这在低功耗设计中很有意义：当系统进入Big Sleep模式时，CPU和大部分外设休眠，但摄像头可能仍需间歇性工作。此时，我们可以：

在活动模式下，配置好CAM_CLK_OUT的分频比并开启。
在进入睡眠前，不关闭摄像头模块的时钟请求（保持CAM_CLOCK_ENABLE=1），但让摄像头传感器自身进入待机模式。
系统进入Big Sleep，DPLL和系统时钟可能关闭，导致CAM_CLK_OUT停止。但也可以设计为让CAM_CLK_OUT的时钟源来自一个在睡眠时仍活动的时钟（如果支持），这需要仔细查阅时钟树图。
当需要抓拍时，通过唤醒源（如运动检测传感器中断）唤醒系统，系统快速恢复时钟，CAM_CLK_OUT立即继续输出，摄像头可以迅速开始工作。

这种设计实现了功能与功耗的平衡。特别注意：手册强调CAM_CLK_OUT与CAM.EXCLK不同，后者是摄像头接口的像素时钟，功能更复杂，而前者只是一个简单的分频时钟输出。

避坑指南：低功耗调试实战
测量功耗曲线：使用高精度的电流计或电源分析仪，观察系统在宣称进入睡眠后的电流消耗。如果电流比数据手册标称的睡眠电流大一个数量级，基本可以断定有“漏电”模块。
使用调试接口：如果芯片支持，通过JTAG或SWD接口在睡眠状态下读取各电源域和时钟控制寄存器的状态，检查是否有本应关闭的时钟域依然处于活动状态。
逐一排查外设：最笨但最有效的方法是在初始化代码中，注释掉所有外设的初始化代码，让系统以最简状态进入睡眠，测量基础功耗。然后逐一恢复外设初始化，每恢复一个就测一次功耗，找到导致功耗骤增的那个外设。问题往往出在某个外设的时钟或电源没有正确关闭。
注意I/O引脚状态：未使用的I/O引脚如果处于浮空输入状态，可能会因漏电流导致功耗增加。最佳实践是在初始化时将未使用的引脚设置为输出低电平或带上拉/下拉的输入模式。

5. 常见问题排查与实战技巧

即便完全按照手册配置，在实际硬件调试中，时钟问题依然是最常见的“拦路虎”。下面我总结了一份问题排查清单和实战技巧。

5.1 MCLK/BCLK无输出或输出异常

现象	可能原因	排查步骤与解决方法
完全无输出	1. 引脚复用未配置。 2. 时钟请求未使能（`COM_ULPD_PLL_CLK_REQ`或`SOFT_COM_MCKO_REQ`）。 3. APLL/DPLL未锁定或未使能。 4. 硬件请求引脚（`MCLKREQ`）电平冲突。	1.查复用：用示波器或逻辑分析仪检查配置引脚是否有波形。用软件读取引脚复用寄存器确认模式。 2.查使能：逐条核对第3.3节的配置流程，特别是请求位。使用调试器单步执行并观察寄存器值。 3.查PLL：检查APLL/DPLL的使能位和锁定状态位。确认输入参考时钟（12MHz）是否稳定。测量晶振引脚波形。 4.查冲突：若使用软件控制，确保`DIS_COM_MCLK_REQ=1`屏蔽了硬件引脚。检查`MCLKREQ`引脚外部电路，防止被错误拉高。
输出频率不对	1. 分频比（`COM_RATIO_SEL`）计算或设置错误。 2. 时钟源选择错误（`COM_SYSCLK_PLLCLK_SEL`）。 3. 源时钟频率非预期（如DPLL未按预期倍频）。	1.验计算：重新计算`N = F_source / F_target - 1`。确认写入寄存器的位域和偏移量正确。 2.验源选择：明确你想要的是APLL的48MHz分频还是系统时钟分频，核对选择位。 3.验源频率：通过其他方式（如配置一个定时器）验证系统核心时钟频率是否与预期一致。
波形畸变（边沿缓慢、过冲）	1. PCB走线过长或负载过重。 2. 输出驱动能力不足。 3. 电源噪声。	1.查硬件：检查MCLK引脚到负载的走线，尽量短。测量负载端的电容，如果过大（>20pF），考虑使用时钟缓冲器。 2.调驱动：部分芯片可配置I/O驱动强度，尝试增强驱动电流（如果支持）。 3.测电源：用示波器测量MCLK引脚附近的电源纹波，确保电源干净。

5.2 系统无法进入低功耗模式或唤醒后异常

现象	可能原因	排查步骤与解决方法
功耗降不下去	1. 有外设模块的时钟未关闭。 2. 有外设模块的电源域未关闭。 3. I/O引脚漏电。 4. 软件流程错误，未成功触发睡眠。	1.扫寄存器：在进入睡眠前一刻，通过调试脚本遍历所有外设的时钟使能寄存器，查找仍为1的位。 2.查电源域：查阅芯片手册的电源域划分图，确认你希望关闭的模块是否位于可关断的电源域内，并正确操作了电源控制寄存器。 3.查I/O：将未使用的I/O配置为输出低电平。检查已使用I/O在睡眠时的外部电平是否合理，避免产生电流通路。 4.查流程：单步调试进入睡眠的代码，确认执行了正确的写序列和`WFI`指令。检查是否有中断在进入睡眠前未被清除，导致立即唤醒。
唤醒后系统死机或外设失效	1. 唤醒后时钟未稳定就访问外设。 2. 睡眠前未保存/唤醒后未恢复关键外设上下文。 3. 唤醒源配置错误，导致异常唤醒流程。	1.加延时/查锁定：在唤醒后的初始化代码中，在操作高速外设前，增加毫秒级延时，或主动查询DPLL/APLL的锁定状态位，确保时钟稳定。 2.保存上下文：对于在睡眠中会掉电的外设（如在`VDD_CORE`域），必须在睡眠前将其关键配置寄存器值保存到Always-On内存中，唤醒后重新初始化并恢复。 3.验唤醒源：确认使用的唤醒源（如RTC、GPIO）在目标低功耗模式下是有效的。Deep Sleep模式下可用的唤醒源比Big Sleep少得多。

5.3 高级技巧：动态频率调节与性能平衡

OMAP5912的MCLK分频功能，结合CPU核心的DVFS（动态电压频率调节）策略，可以实现更精细的功耗管理。例如，在一个音频播放器中：

高保真播放时：CPU需要较高性能解码，MCLK输出48MHz或24MHz以提供高质量时钟给外部DAC。
播放低码率音频或待机时：CPU可以降频运行，同时通过软件动态修改COM_RATIO_SEL，将MCLK降至12MHz甚至更低，在满足音频时钟需求的前提下，进一步降低外部DAC的功耗。

实现这一点，需要在改变分频比时注意时钟的平滑过渡。直接切换分频比可能导致MCLK输出出现毛刺或短时停顿。更稳妥的做法是：

先通过软件请求（或硬件请求）关闭MCLK输出（COM_ULPD_PLL_CLK_REQ = 0）。
修改COM_RATIO_SEL寄存器。
等待至少数个源时钟周期。
重新使能MCLK输出（COM_ULPD_PLL_CLK_REQ = 1）。

这种“先关后开”的方式能保证输出时钟的相位连续性，虽然有关断的间隙，但对于大多数音频应用，短暂的静音比时钟毛刺导致的爆音要好得多。

时钟系统的调试，三分靠手册，七分靠经验。最宝贵的工具就是示波器和逻辑分析仪。当你对配置心存疑虑时，不要犹豫，用探头去测量实际的引脚波形，它是验证你所有软件配置是否生效的唯一金标准。每一次时钟问题的解决，都会让你对“同步”和“时序”这两个嵌入式核心概念的理解加深一层。OMAP5912的时钟架构虽然复杂，但把它理顺之后，你对任何嵌入式系统的时钟管理都将触类旁通。