Cadence PCB设计

Cadence Allegro 17.4 PCB 设计标准操作指南

本文档基于 Cadence Allegro PCB Editor 17.4 版本，梳理 PCB 设计从工程创建到合规检查的完整流程，统一操作标准与参数规范，保障 PCB 设计的电气性能与可制造性。

一、新建 PCB 工程

1. 创建工程文件

打开 PCB Editor 17.4，执行新建文件操作，在「New Drawing」窗口完成基础配置：

• Drawing Type（绘图类型）：选择Board（标准 PCB 板级设计文件）
• Project Directory（工程目录）：指定本地工程存储路径，示例：D:/Cadence0/fxq/pcb
• Drawing Name（文件名称）：输入 PCB 工程名，示例：test
• 配置完成后点击OK完成工程创建

2. 设计参数与画布配置

操作路径：顶部菜单栏Setup→Design Parameter Editor

（1）单位与绘图精度

• User units（设计单位）：Millimeter（毫米）
• Accuracy（数值精度）：4（小数点后保留 4 位）
• Line lock（走线锁定规则）：
  • Lock direction：45°
  • Lock mode：Line（直线模式）
• Fixed 45 Length：0.6350
• Fixed radius：0.6350
• Pad flash mode：Tangent
• Long name size：255

（2）画布范围设置

在「Extents」区域定义 PCB 绘图区域：

• Left X：-200.0000
• Lower Y：-200.0000
• Width：400.0000
• Height：400.0000
• 设计后期可点击Shrink Extents to Design Contents自动适配画布至实际板框尺寸。

（3）符号默认配置

• Default symbol height：3.8100
• Move origin X/Y：0.0000 / 0.0000
• Type：Drawing

二、板层叠层设置

操作路径：顶部菜单栏Setup→Cross-section Editor
作用：定义 PCB 的导电层、介质层结构，是信号完整性与电源完整性的基础。

操作步骤

1. 打开叠层编辑器后，默认包含顶层（TOP）、底层（BOTTOM）两层导体层
2. 在层列表空白处右键，选择Add Layer依次添加内层导体层与介质层
3. 标准 4 层板叠层结构参考：

4.设置完成后保存叠层配置，可导出为模板复用。

设计提示：叠层设计建议遵循对称原则，电源层与地层相邻，为信号提供完整回流路径。

三、导入 DXF 板框与布线区域

1. 导入 DXF 板框

操作路径：顶部菜单栏File→Import→DXF
作用：导入结构设计的板框外形，作为 PCB 的物理边界。

参数配置：

• DXF file：选择待导入的 DXF 文件，示例：D:/Cadence0/DragonFlyv2_study.dxf
• DXF units：MM（与 DXF 文件单位保持一致）
• Layer conversion file：选择层映射配置文件，实现 DXF 层与 PCB 层的对应
• 点击Edit/View layers完成层映射：将 DXF 板框层映射至BOARD GEOMETRY类的对应子类
• 点击Import完成导入

2. 创建布线允许区域（Route Keepin）

作用：限定布线范围，保证走线与板框保持安全间距，满足生产工艺要求。

操作步骤：

1. 选中已导入的板框外形
2. 执行 Edit → Z-Copy 命令
3. 右侧「Options」面板配置：

• Copy to Class/Subclass：ROUTE KEEPIN → ALL
• Size：Contract（向内收缩）
• Offset：1.0000 mm（布线区域距板框的间距）

4.点击板框完成布线区域创建

四、导入网表与器件预布局

1. 导入原理图网表

操作路径：顶部菜单栏Logic→Import Netlist
作用：将原理图的器件信息、网络连接关系导入 PCB，建立电气连接逻辑。

配置选项：

• Import logic type：选择Design Entry CIS (Capture)（对应 OrCAD Capture 原理图）
• Import directory：选择网表输出目录，示例：D:/Cadence0/fxq/sch/allegro
• 推荐勾选：
  • Import changes only：仅导入变更，保留已有布局布线
  • Allow etch removal during ECO：允许网表更新时移除无效走线
  • Ignore FIXED property：忽略固定属性，更新器件信息
• 点击OK执行导入，导入完成后可查看日志确认无报错。

2. 器件布局

操作路径：顶部菜单栏Place→Manually
在「Placement List」面板中，可通过位号、器件值、网络等筛选器件，手动放置到 PCB 对应位置；也可通过自动布局功能完成初步排布，再手动优化。

五、约束规则设置

约束规则是 PCB 设计的核心，用于统一定义线宽、间距、过孔等电气与制造规则，通过 Constraint Manager 统一管理。
操作入口：点击工具栏约束管理器图标，或Setup→Constraints→Physical。

1. 物理约束集（PCS）设置

在Physical→Physical Constraint Set→All Layers中配置：

• DEFAULT 约束集：通用信号网络规则
  • 最小线宽：5.0000 mil
  • 过孔：VIA1220
• POWER 约束集：电源 / 地网络规则
  • 最小线宽：12.0000 mil
  • 过孔：VIA1220

2. 过孔列表配置

1. 在约束管理器中右键对应约束集，选择Edit Via List
2. 从库中选择可用过孔添加至当前设计，示例过孔：VIA12_20（孔径 12mil，焊盘 20mil）
3. 可配置过孔的起始层、结束层，适配通孔、盲埋孔等不同设计
4. 点击OK保存过孔配置

3. 网络分类与规则应用

1. 在 Physical → Net → All Layers 界面，创建网络类（Net Class），如 CLS2
2. 将电源、地网络（GND、MGND、3.3V、VB 等）分配至对应网络类
3. 为不同网络类引用对应的物理约束集：电源网络引用POWER约束集，普通信号网络引用DEFAULT约束集

4. 丝印字体大小设置

操作路径：Setup → Design Parameter Editor → Text 选项卡 点击 Setup text sizes 可配置 1-18 号字体参数，包含字高、字宽、线宽、字符间距等，示例配置：

• 3 号字：字高 38mil，字宽 63mil，适用于常规位号
• 6 号字：字高 60mil，字宽 100mil，适用于板号、标识文字 可根据板厂工艺能力与设计密度选择合适字号。

六、铺铜设计

1. 铜皮绘制

操作路径：顶部菜单栏Shape，选择对应绘制方式：

• Polygon：多边形铜皮，适配不规则外形
• Rectangular：矩形铜皮，适配规则区域
• Circular：圆形铜皮

操作步骤：

1. 右侧 Options 面板选择铺铜层、铜皮类型（动态铜 / 静态铜）
2. 分配对应网络（如 GND、3.3V）
3. 沿布线区域绘制闭合铜皮，完成铺铜

2. 铜皮连接方式设置

若铜皮与焊盘连接不完整、散热连接不符合要求，可按以下步骤调整：

1. 右键对应焊盘，选择 Assign Net 确认网络分配正确
2. 右键选择 Property Edit查找 Dyn_Thermal_Con_Type 属性，设置为 Full contact（全连接），适用于电源地网络，提升载流能力与连接可靠性

3. 网络颜色设置

操作路径：Display→Color/Visibility→Nets选项卡
为关键网络（电源、地、高速信号）设置专属显示颜色，便于布线与检查时快速区分网络；支持按网络组、总线批量设置。

七、设计合规检查

操作路径：顶部菜单栏Tools→Status，或Manufacture→Status
作用：全面检查设计完整性与合规性，确认无错误后方可输出生产文件。

核心检查项与合格标准：

设计提示：若存在 DRC 错误，需根据报错位置逐项排查整改，确保所有检查项清零后再进行后续输出。