verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit4”---Combinational circuit4

1、题目

2、分析

观察输入输出，寻找输出为1时对应的输入，发现但凡c和d其中一个为1，输出就为1

3、代码

module top_module ( input a, input b, input c, input d, output q );// assign q = c|b; // Fix me endmodule

4、结果