贴片、烧录、过产测，这是我这几个月循环次数最多的动作。测试工装每次上电都会先把所有ADC通道拉一轮，再写校准因子。原本这条流程已经稳稳跑了两个多月，直到某一批STM32H745开始出幺蛾子：每十块板子，就有一块串口报ADC2 Calibration failed。故障码很明确，但诡异的是，这10%的板子把ADC1单独拿出来校准，全都能过；ADC2在单次采集模式下也是正常的；只有把ADC1和ADC2配置成双模式（Dual Mode）之后，ADC2的自校准才会时不时卡在忙状态，或者算出来的校准因子明显超出合理范围。
这个现象困扰了我将近两个星期。一开始怀疑是固件在双模式初始化顺序上写错了，但换了两种HAL版本、改过三轮初始化序列，失效比例纹丝不动。后来我才意识到，这不是软件逻辑问题，而是双ADC架构下，校准功能对电源、时钟和寄存器状态的敏感度被放大了。这篇就把整个排查过程、根因定位和最终的加固方案记录下来，给同样在STM32H745上做高精度采集的朋友一个参考。
1. 双模式主从结构里，ADC2校准为什么这么容易翻车
1.1 自带强的主从关系，从校准阶段就开始生效
先明确一个容易被忽略的事实：STM32H745内部的ADC1、ADC2在设计上不是两个完全独立的裸模块。在双模式（Dual Mode）下，ADC1被定义为主（Master），ADC2被定义为从（Slave），两者共享同一个触发源、同一个采样时钟分配链路，转换结果可以按规则组对齐存放在ADC1的寄存器里。
这个主从关系不仅影响转换阶段，从寄存器层面就已经开始了。ADC1掌握着双模式的公共控制位，ADC2更多是接收命令、执行转换。很多人以为“先各自校准，再组合成双模式”就行了，实际上硬件并没有把校准和双模式配置切成两个完全互不干扰的阶段。你在校准之前如果已经设置好了ADC_DUAL相关位，ADC2的部分校准状态机会受到ADC1状态机的影响。
我梳理过H745参考手册里关于双模式的那一段描述，里面并不会直接告诉你“校准前必须先切回单模式”，但是有一个细节值得注意：双模式下的校准结果校准因子（CALFACT）是每个ADC独立保存的，而校准使能位ADCAL必须在一个ADC完成校准开始转换之后，才能去设置下一个ADC。如果主从两个ADC的校准使能间隔太短，后面那个ADC很容易读到ADCAL位已经被清零，但内部状态还没回到 ready 的中间态。
1.2 自校准的物理本质，决定了它对电源噪声天然敏感
ADC自校准不是简单地把寄存器清零，它内部会通过DAC注入一个已知的参考电平，然后比较ADC量化结果，算出电容阵列的失配误差，最后把这个误差写入校准因子寄存器。整个过程中，任何供电电压的瞬间跌落、参考电压的毛刺、地弹噪声，都会直接反映到校准结果里。
STM32H745的ADC供电端 VDDA 通常和 MCU 主电源 VDD 共用一路LDO输出，ADC参考电压 VREF+ 又往往接到VDDA。双模式下ADC1和ADC2会同时开始准备，导致瞬间从VDDA抽取的电流比两个独立ADC顺序工作时更大。如果PCB上VDDA走线偏细、去耦电容位置离引脚太远，或者LDO的负载调整率一般，就会出现一种“单独校准没事、双模式联合校准时偶发失败”的典型场景。
那10%的失效芯片，大概率不是芯片本身坏了，而是它们恰好落在了“电源余量最差的组合”上。也就是说，这批芯片的ADC电容阵列失配值可能处于正常分布边缘，再加上双模式启动瞬间的压降，校准结果就漂出去了。
2. 重现和定位：从CubeMX配置到寄存器级失败的排查链
2.1 先把代码侧所有可疑点逐项排除
我排查问题的第一步，是尽量让失败在开发板上可复现。第一次复现时，我连了10块开发板，跑同样的固件，确实有一块失败。这给了我信心：问题不是产线上偶然的静电事件，而是板级共性问题。
代码侧我列了一个非常具体的检查清单：
- ADC1、ADC2分别调用
HAL_ADCEx_Calibration_Start时，是不是在一个ADC正在转换、另外一个还在校准的状态下执行了触发？ - 校准前有没有确认ADC状态机已经停在
ADVREGEN使能且ADEN为0的状态？ ADCAL置位后，有没有用足够长的超时去等待ADCAL清零？- 等待校准完成时，是否误用了
HAL_ADC_PollForConversion这类转换完成标志，而不是校准标志？ - 进入双模式前，是否先对两个ADC都执行了
HAL_ADC_Stop并等停稳？
这些点看起来基础，但在H745这种双核芯片上特别容易踩坑。CM7和CM4如果同时访问ADC外设，或者某个内核的初始化任务还在篡改RCC时钟树，都可能导致ADC时钟在校准期间发生短暂抖动。
我最初用CubeMX生成代码，默认顺序是先把ADC1和ADC2都初始化，然后再调用校准函数。这在单ADC工程里没有任何问题，但在双模式下出现了时序竞争。后来我把初始化调成“ADC1校准完毕并完全停止后，再去初始化并校准ADC2”，失效比例从10%降到了6%左右，但没有根治。
2.2 寄存器级观察，比HAL库返回值有意义得多
HAL库的HAL_ADCEx_Calibration_Start返回值只有成功、超时、参数错误这三个层级。在校准失败时，它通常返回HAL_TIMEOUT，但你根本不知道是哪一步卡住了。所以我干脆在关键点插入了直接读寄存器的代码。
校准期间我重点观察了以下寄存器位：
ADCx_CR的ADCAL位：置位之后是否在一个合理的窗口内清零。ADCx_ISR的EOCAL位：校准结束标志是否在超时之前拉高。ADCx_DR/ 校准因子寄存器：读出来的数值是不是全0x3FF或者全0x000。ADCx_CR2在双模式位配置下是不是被异常写入。
通过这些寄存器值，我发现一个规律：那些失败的板子，ADCAL位被清零了，但EOCAL从来没有拉高，随后校准因子寄存器里读出的是复位默认值。这说明ADC2的校准状态机实际上异常退出了，而不是单纯地“校准超时”。换句话说，HAL库返回超时只是表象，真正的机制是ADC2收到了某种复位信号或者时钟中断。
顺着这个方向查，RCC控制和GPIO复位状态一路排查下去，最后把问题锁定到了校准期间的时钟切换上。
3. 那10%失效板子的共性：电源边缘体质和校准因子的不可靠区间
3.1 示波器抓到的是几十毫伏级别，但足够致命
把失效板子接上示波器，探头点在VDDA引脚和VREF+引脚附近，复位后触发ADC2校准。正常板子的VDDA在校准启动瞬间只会跌落大约20~30mV，并能在一个毫秒内回到稳态。而失效板子上，这个跌落往往能达到60mV以上，并且恢复时间明显变长。
也许你觉得60mV不算什么，毕竟ADC是12位，按3.3V参考电压计算，1个LSB大约0.8mV。如果校准期间的参考电压出现持续几个微秒的偏差，内部比较结果就会偏差数十个LSB。校准电路不像正常采样还有外部滤波电容帮忙缓冲，它直接面对内部DAC和比较器，所以对参考电压的瞬时稳定度要求更高。
我找了其中一块失效板子，把VDDA上的去耦电容从100nF换成10uF + 100nF组合，再重复校准一百次，失败概率明显下降。这说明问题已经从芯片本体转移到了板级电源设计。
3.2 校准因子寄存器，能读出芯片的“体质”
每一颗芯片的ADC失配都不一样，校准因子也不是一个固定常数。正常的H745芯片，ADC2在单端模式下校准因子通常在0x100到0x200之间。如果校准过程受到干扰，结果往往是0x3FF、0x000或者一些极端组合。
我在失效板子上做了统计，发现一个很有意思的规律：
| 板卡状态 | 校准因子范围 | 后续转换结果 |
|---|---|---|
| 正常板 | 0x120~0x1E0 | 线性度正常 |
| 边缘板（偶发失效） | 0x080附近或0x280附近 | 低增益通道偏大/偏小 |
| 直接失效板 | 0x3FF 或 0x000 | 输出抖动量很大 |
那些处于“边缘板”类别的，即使在校准函数返回成功的情况下，后续采集的数据也会比正常板子整体偏高或者偏低。这比校准直接失败更难察觉。因为在很多产测固件里，你只判断校准函数有没有超时，而不去看校准因子的合理区间。
所以我后来在校准代码里加了一道阈值判断：如果ADC1或ADC2的校准因子落在预期区间之外，就主动认定为“校准异常”，重新执行一次校准，或者直接报错。
3.3 双模式通道配置会让ADC2的采样电容处于更差态
还有一个容易忽略的细节：双模式下，ADC2虽然是从设备，但它仍然会参与采样。特别是在交替采样模式下，ADC2的采样保持电路会和ADC1交替接入输入信号，瞬间充电电流更大。
如果你在初始化阶段把两个ADC的采样时间设置得很短，比如设置成1.5个ADC时钟周期，那么采样电容在极短时间内完成充电，对内部参考电压的扰动更剧烈。在校准阶段这个表现还不会那么明显，但到了双模式正式转换时，问题就可能从“校准失败”变成“采集值抖动”。
我建议在双模式工程里，先把采样时间设置得保守一些，比如7.5个周期起步。虽然吞吐率会下降，但对于可靠性优先的采集系统完全值得。
4. 让通过率从90%拉到99.9%的软硬兼施方案
4.1 软件层：校准顺序、延时与状态机三件套
软件层面，我这套方案可以概括为“一条铁律两次确认三次延迟”。
所谓一条铁律，就是永远不要在双模式下直接校准。校准前，先确保ADC1和ADC2都处于独立模式，校准完成后再配置双模式。如果应用必须要跑在双模式下，那就把初始化拆成三个阶段：
- ADC1和ADC2均设置为独立模式，仅使能需要的采样通道和参考电压域。
- 依次校准ADC1、ADC2，并读取校准因子，判断是否在合理范围。
- 全部校准通过后，再配置
ADC_CFGR里的双模式位，最后使能转换。
这里有一个很多人会踩的坑：不要在设置完双模式后，因为数据不对又重新调HAL_ADCEx_Calibration_Start。双模式下重新校准，很容易让从设备ADC2进入不可预测状态。
两次确认指的是：校准完成标志确认之后，还要再读一次ADC状态寄存器，确认ADEN与ADCAL都已经停稳，才能继续下一步。千万不要只等EOCAL拉高就立刻做后续操作。
三次延迟包括：给VDDA上电到开始校准之间留出5ms以上稳压时间；设置ADCAL之前先等待系统时钟稳定；两个ADC校准之间至少留出若干个ADC时钟周期，避免主从校准状态机互相干扰。
下面是我在工程里实际使用的LL/HAL混合校准代码：
static int32_t ADC_CalibrateIndependent(ADC_TypeDef *adc) { uint32_t tick; uint32_t calfact; if (adc->CR & ADC_CR_ADEN) { return -1; } /* * 确保电压调节器使能并等待稳定 * STM32H7系列的ADC内部电压调节器由ADC_CR.ADVREGEN控制 * 上电后需要给一个延时再触发校准 */ adc->CR |= ADC_CR_ADVREGEN; HAL_Delay(1); /* 清除校准标志 */ adc->ISR &= ~ADC_ISR_EOCAL; /* 启动校准 */ adc->CR |= ADC_CR_ADCAL; tick = HAL_GetTick(); while ((adc->ISR & ADC_ISR_EOCAL) == 0U) { if ((HAL_GetTick() - tick) > 10U) { return -2; } } if ((adc->ISR & ADC_ISR_EOCAL) == 0U) { return -3; } /* 读取校准因子，并判断是否在合理区间 */ calfact = adc->CALFACT; if ((calfact == 0xFFFUL) || (calfact == 0x000UL)) { return -4; } /* 停止校准，回到待机状态 */ adc->CR &= ~ADC_CR_ADCAL; return 0; }这个流程比直接调HAL库多了两个关键动作：读取并判断CALFACT、校准结束后手动确认状态寄存器完全稳定。
4.2 硬件层：VDDA去耦、参考电压和地回路设计
软件加固只能解决掉一部分问题。如果板子的电源设计本身就打在边缘，无论你怎么调整校准顺序，那10%的芯片还是会以另一种方式暴露出来。
我在改版时做了几个明确的硬件调整，样机复测效果非常明显：
- VDDA引脚旁边加10uF钽电容 + 100nF陶瓷电容并联，并且尽量靠近MCU引脚。
- VREF+走线独立，不要和VDDA直接短接后走同一条细线，中间加0欧电阻或磁珠隔离，再放一个1uF电容到地。
- 校准相关的测试点直接放在MCU引脚附近，不要隔着几个过孔去量。
- 地回路确保VDDA地和VSSA地之间没有数字大电流反复穿越。
这些改动不一定能解释为“绝对必要”，但对于边缘电源体质芯片来说，每减少10mV的校准期压降，离稳定校准就更近一步。
4.3 产线测试判据不能只看“有没有超时”
最终我把产测固件的判据改成了三级：
- 校准函数是否正常返回。
- 校准因子是否落在预设范围。
- 校准后是否用内部基准电压通道重新回读一次，确认误差在允许范围内。
第三级回读特别重要。STM32H745内部有一个连接到VREFINT的输入通道，校准完成之后，读取该通道的ADC值，反算出来的电压应该非常接近内部基准值。如果偏差超过阈值，可以直接判为校准异常，触发一次重测或返工。
这三级判据跑下来，产线误报率下降得很明显。以前可能把一些“实际上还能用、只是校准因子偏离”的板子误判为良品，后续客户现场出现ADC数据偏移；现在这部分板子能在产测阶段就被分流出来。
5. 校准前导序列与普通初始化的本质差异
5.1 calibration preamble和普通初始化前导步骤的区别
有朋友特意问过，校准前的“preamble”到底算什么。这个词如果放到通信协议里，就是指正式数据前的同步头；放到ADC校准里，我理解成“进入校准状态机之前，必须完成的一组前置动作”。这组动作和普通初始化不同，它不只是打开时钟、配置引脚，而是要确保模拟部分的电源域和参考电压建立完成。
普通初始化前，你只需要保证寄存器写进去、时钟树不冲突；校准的preamble却需要保证VDDA已经在规定范围内并且稳定、内部电压调节器已经完成启动、ADC状态机和总线时钟已经稳定。如果跳过其中任何一步，校准结果可能是随机的。
具体到H745双模式，我会把校准preamble拆成这么几个动作：
- 等待HSE/HSI稳定，等待PLL锁定。
- 确认ADC内核时钟来源已经固定在某个稳定的PLL输出上，不在校准途中转换。
- 使能ADC电压调节器后延时至少1ms。
- 确认ADC没有被外部触发源触发。
- 独立模式下校准两个ADC，最后才配置双模式。
这些动作看起来繁琐，但它们的共同目的只有一个：让校准发生在“最安静”的模拟环境中。
5.2 把校准当成一种状态迁移，而不是一次函数调用
双ADC校准最忌讳用单ADC的思路去理解。很多从F1、F4平台迁移过来的开发者，习惯了直接调用ADC_SoftwareStartConvCmd就开始转换，校准也是一行配置就完事。但在H745这种主打高性能的芯片上，ADC系统更像一个多状态状态机。
每次校准，都是从“上电复位态” -> “电压调节器启动态” -> “校准运行态” -> “校准完成态” -> “待机态”的一次迁移。你跳过了启动态，校准可能会“跑”但结果不可信；你跳过了完成态确认，后续转换就可能在错误的校准因子下运行。
这种状态迁移思想，后来我用到了整个双模式初始化里。不止ADC2校准，包括DAC、比较器、运放这些模拟外设，全部遵守“电源稳定 -> 内部调节器稳定 -> 配置寄存器 -> 校准 -> 运行”的顺序。从那之后，双模式ADC2偶发校准失败的问题基本没有再出现过。
最后再分享一点个人体会：这类问题最耗时间的往往不是修复本身，而是确认“软件没有做错”。我前前后后改了很多版初始化顺序，最后发现固件里ADC2的初始化顺序从一开始就是对的，问题出在板级电源对校准状态的干扰。所以如果你也遇到了类似偶发ADC校准失败，不要急着怀疑芯片批次，先老老实实用示波器抓一遍VDDA从复位到校准结束的曲线。芯片本身很少撒谎，但电源会。
