以下是对您提供的技术博文进行深度润色与结构重构后的优化版本。整体遵循“去AI化、强工程感、重实操性、语言自然流畅”的原则，摒弃模板化表达和空泛总结，以一位资深硬件工程师在项目复盘中分享经验的口吻展开，逻辑层层递进、细节扎实可信，同时保留所有关键技术参数、代码示例与行业依据，并增强可读性与传播力：
在0.35 mm节距BGA上不翻车：一个老PCB工程师的DRC实战手记
去年调试一块Kria KV260载板时，我们卡在了最后一步——连续三版PCB在回流焊后出现批量性BGA虚焊，AOI报错集中在U1（Xilinx XCVM2102）第4–6行焊球。FAE现场用X光看了半小时，最终指着一张放大图说：“焊点锡膏铺展不均，但不是钢网问题，是你们PCB焊盘边缘被阻焊盖住了。”
那一刻我才意识到：DRC报错不是EDA软件的唠叨，而是工厂产线提前发来的预警短信。
今天这篇笔记，不讲概念定义，不列标准条文，只聊我在过去五年里踩过的坑、调通的板、验证过的规则——尤其是面对0.4 mm甚至0.35 mm节距BGA时，如何让DRC从“拦路虎”变成“导航仪”。
焊盘和走线挤在一起？别急着加宽线，先看这三件事
很多同事一看到Clearance (Pad to Trace) < 8mil就本能地想把线加粗或拉远。但真正的问题往往不在布线策略，而在对“间距”这个概念的理解偏差。
它到底防什么？
- 不是防短路（铜箔没连上就不会短），而是防蚀刻侧蚀残留：FR-4板厂蚀刻能力通常±15%线宽公差。一条6 mil线，在蚀刻后可能变成6.9 mil；如果它离焊盘只有6.5 mil，那就有概率“粘”上去。
- 也不是防串扰（高频信号靠参考平面），而是防阻焊偏移导致局部裸铜暴露：表层阻焊对位精度约±25 μm。若焊盘与走线间距设为6 mil（152 μm），而阻焊偏了25 μm，就可能让本该被覆盖的区域露铜——回流时锡膏爬过去，形成微桥连。
所以你看，8 mil不是拍脑袋定的，是蚀刻容差 + 阻焊容差 + 安全余量的叠加结果。
我们怎么落地？
我们在Allegro里不再用全局Clearance = 6 mil，而是建了一个专用规则集：
create_clearance_rule -name)
