FPGA数码管动态显示原理与Verilog实现详解

1. 项目概述：从静态到动态的显示跃迁

刚接触FPGA开发板时，数码管显示往往是第一个“点亮”的成就感来源。但很多新手在实现单个数字静态显示后，面对“动态显示”四个字就犯了难：明明板子上有4个、6个甚至8个数码管，为什么代码里只控制一个，它们却能轮流显示不同的数字？这背后其实是FPGA设计中一个非常经典且实用的技巧——利用人眼的视觉暂留效应和FPGA的高速扫描特性，实现硬件资源的高效复用。这次实验，我们就来彻底拆解“数码管动态显示”的原理与实现，让你不仅能让数码管“动起来”，更能理解其背后的设计哲学，为后续更复杂的时序逻辑设计打下坚实基础。

所谓动态显示，也叫扫描显示，其核心思想是“分时复用”。在任一时刻，实际上只有一个数码管被点亮，但由于FPGA以极高的频率（通常几百赫兹到几千赫兹）依次循环点亮每一个数码管，人眼由于视觉暂留（Persistence of Vision）无法分辨这种快速切换，就会感觉所有数码管是同时亮起的。这与电影院播放电影的原理异曲同工。相比静态显示（每个数码管独立连接一套控制电路），动态显示能极大节省FPGA的I/O引脚资源，是驱动多位数码管显示器的标准方法。本次实验将基于常见的共阳极数码管和FPGA开发板（如Altera Cyclone IV系列或Xilinx Basys3），使用Verilog HDL语言，一步步构建一个稳定的动态显示驱动模块。

2. 核心原理与硬件基础拆解

2.1 数码管类型与驱动逻辑

在动手写代码前，必须搞清楚你手头数码管的类型，这是所有工作的基础。数码管主要分为共阳极和共阴极两大类。

• 共阳极数码管：所有LED的阳极（正极）连接在一起，接高电平（如3.3V）。当我们需要点亮某一段LED时，对应的阴极引脚需要被设置为低电平。可以理解为“公共端给电，控制端接地来点亮”。
• 共阴极数码管：所有LED的阴极（负极）连接在一起，接低电平（GND）。当我们需要点亮某一段LED时，对应的阳极引脚需要被设置为高电平。可以理解为“公共端接地，控制端给电来点亮”。

市面上大多数FPGA教学开发板，为了与FPGA的I/O口输出特性（常为推挽输出，驱动高电平能力较强）方便匹配，较多采用共阳极数码管。因此，在下面的讲解中，我们将以共阳极为例。如果你的板子是共阴极，只需将段选信号的逻辑取反即可。

一个标准的7段数码管（不包括小数点DP）有a, b, c, d, e, f, g 7个段。为了显示数字“0”，我们需要点亮a, b, c, d, e, f段，熄灭g段。如果我们将这7个段对应的FPGA引脚输出值组合成一个7位的二进制数，那么数字“0”对应的这个值（假设a为最低位）就是7'b1000000（共阳极，0表示点亮，1表示熄灭）。这个预先定义好的、数字与段码之间的映射关系，我们称之为段码表或译码表。

2.2 动态扫描的工作原理与时序设计

动态显示之所以能工作，依赖于两个关键技术：位选和段选的时分复用，以及精确的扫描时序。

位选（Digit Select）：这是选择当前要点亮哪一个数码管的信号。对于共阳极数码管，位选信号为低电平有效。例如，一个有4位数码管的模块，其位选信号可能是一个4位的向量sel[3:0]。当sel为4'b1110时，表示选中最低位（最右边）的数码管；当sel为4'b1101时，表示选中次低位的数码管，以此类推。

段选（Segment Select）：这是决定当前被选中的数码管显示什么字符的信号。即我们上面提到的7位段码（seg[6:0]）。

动态扫描的过程如下：

1. 在第一个时间片（例如2ms），位选信号sel设置为4'b1110，选中第0位数码管。同时，段选信号seg输出想要在第0位显示的数字所对应的段码。
2. 此时，只有第0位数码管被通电，显示指定数字，其他数码管因位选为高电平而完全断电不显示。
3. 2ms后，进入第二个时间片。位选信号sel变为4'b1101，选中第1位数码管。同时，段选信号seg更新为想要在第1位显示的数字的段码。
4. 如此循环，依次点亮第2位、第3位数码管，完成一轮扫描后，再回到第0位，周而复始。

扫描频率是关键。如果扫描太慢（比如低于60Hz），人眼会明显感觉到闪烁。如果扫描太快，每个数码管点亮的时间太短，会导致亮度不足。通常，扫描频率设置在60Hz到1kHz之间都是可接受的。例如，对于4位数码管，若希望整体刷新率为100Hz，则扫描周期为10ms，每位点亮时间即为10ms / 4 = 2.5ms。在实际FPGA设计中，我们通过一个计数器来产生这个扫描时钟，实现稳定的时序控制。

注意：位选信号的切换必须与段选信号的更新严格同步。理想情况下，应在位选信号改变的前一个时钟周期就准备好下一位的段码数据，并在位选信号切换的同一时钟沿输出，以避免在切换瞬间产生错误的“鬼影”显示。

3. 系统设计与模块划分

一个健壮的动态显示驱动模块不应该是一个“巨无霸”的单一模块，而应该进行清晰的层次化设计。这不仅便于调试和维护，也体现了良好的FPGA设计习惯。通常，我们可以将系统划分为以下几个子模块：

3.1 顶层模块（top）

顶层模块是设计的“外壳”，负责实例化所有子模块，并定义它们之间的连接关系，同时将内部信号映射到FPGA的实际物理引脚（Pin Assignment）。在这个数码管动态显示实验中，顶层模块主要完成以下任务：

• 实例化时钟分频/扫描时钟生成模块。
• 实例化显示数据缓冲模块（可选，用于存储要显示的多位数字）。
• 实例化动态扫描控制模块（核心）。
• 将扫描控制模块输出的位选(sel)和段选(seg)信号，分配到对应的FPGA引脚上。

3.2 扫描时钟生成模块（clk_gen）

FPGA的主时钟频率通常很高（如50MHz），我们需要从中分频得到一个适合动态扫描的时钟（例如1kHz）。这个模块通常就是一个简单的计数器。

module clk_gen ( input wire clk_50m, // 50MHz主时钟 input wire rst_n, // 低电平复位 output reg clk_scan // 扫描时钟，约1kHz ); parameter CLK_DIV = 50000; // 50MHz / 1kHz = 50000 reg [15:0] cnt; always @(posedge clk_50m or negedge rst_n) begin if (!rst_n) begin cnt <= 16'd0; clk_scan <= 1'b0; end else begin if (cnt >= (CLK_DIV/2 - 1)) begin cnt <= 16'd0; clk_scan <= ~clk_scan; // 时钟翻转 end else begin cnt <= cnt + 1'b1; end end end endmodule

这个模块产生一个占空比为50%的1kHz时钟，其上升沿将作为动态扫描状态机切换的触发信号。

3.3 显示数据缓冲与译码模块（display_data）

这个模块负责管理要显示的内容。例如，我们可能有一个32位的二进制数，需要以十进制形式显示在8位数码管上。这个模块需要完成：

1. 数据缓冲：接收来自其他模块（如计数器、传感器接口）的原始数据。
2. 数制转换：将二进制数转换为十进制数的每一位（BCD码）。例如，将16进制数0x123转换为4组BCD码：1,2,3。这个过程可以通过除法取余硬件实现，或者更常用的“移位加3”算法（Double Dabble Algorithm）。
3. 段码译码：将每一位十进制数字（0-9）翻译成对应的7段段码。这是一个简单的查找表（LUT）过程。

module seg_decoder ( input wire [3:0] data_in, // BCD码输入，0-9 output reg [6:0] seg_out // 7段段码输出，a~g ); // 共阳极数码管段码表 (0点亮，1熄灭) always @(*) begin case(data_in) 4'd0: seg_out = 7'b1000000; // 0 4'd1: seg_out = 7'b1111001; // 1 4'd2: seg_out = 7'b0100100; // 2 4'd3: seg_out = 7'b0110000; // 3 4'd4: seg_out = 7'b0011001; // 4 4'd5: seg_out = 7'b0010010; // 5 4'd6: seg_out = 7'b0000010; // 6 4'd7: seg_out = 7'b1111000; // 7 4'd8: seg_out = 7'b0000000; // 8 4'd9: seg_out = 7'b0010000; // 9 default: seg_out = 7'b1111111; // 全灭 endcase end endmodule

3.4 动态扫描控制核心模块（scan_control）

这是整个动态显示系统的“大脑”。它以一个状态机为核心，在扫描时钟的驱动下工作：

1. 状态定义：每个状态对应一位数码管被选中。例如，对于4位数码管，有4个状态：SEL_DIG0,SEL_DIG1,SEL_DIG2,SEL_DIG3。
2. 状态转移：每个扫描时钟周期，状态机切换到下一个状态，实现数码管的轮询。
3. 输出逻辑：
   • 在当前状态下，根据状态索引，从显示数据缓冲模块中取出对应位的段码，输出到seg。
   • 同时，根据状态索引，生成对应的位选信号，输出到sel。例如，在SEL_DIG0状态，sel输出4'b1110。
4. 消隐处理：在状态切换的瞬间，可以短暂地将所有位选置为无效（全高），或将段选置为全灭，然后再输出新的值，这能有效消除位间串扰带来的“鬼影”。

4. Verilog代码实现与逐行解析

下面我们以一个驱动4位共阳极数码管，显示固定数字“1234”的完整例子，来串联上述所有模块。为了突出重点，我们将部分模块简化合并。

4.1 顶层模块实现

module top_dynamic_display ( input wire clk, // 50MHz时钟 input wire rst_n, // 复位键，低有效 output wire [6:0] seg, // 7段段选信号，a~g output wire [3:0] sel // 4位位选信号，低有效 ); // 内部信号声明 wire clk_1k; // 1kHz扫描时钟 reg [3:0] display_data [3:0]; // 4位显示数据寄存器组 wire [6:0] seg_data; // 当前要输出的段码 reg [1:0] state; // 扫描状态机，2位可表示4个状态 reg [3:0] sel_reg; // 位选寄存器 // 实例化扫描时钟生成模块 clk_gen u_clk_gen ( .clk_50m(clk), .rst_n(rst_n), .clk_scan(clk_1k) ); // 显示数据初始化：固定显示1234 initial begin display_data[0] = 4'd4; display_data[1] = 4'd3; display_data[2] = 4'd2; display_data[3] = 4'd1; end // 动态扫描状态机（在扫描时钟域下工作） always @(posedge clk_1k or negedge rst_n) begin if (!rst_n) begin state <= 2'd0; sel_reg <= 4'b1111; // 复位时所有数码管关闭 end else begin case(state) 2'd0: begin sel_reg <= 4'b1110; // 选中第0位 state <= 2'd1; end 2'd1: begin sel_reg <= 4'b1101; // 选中第1位 state <= 2'd2; end 2'd2: begin sel_reg <= 4'b1011; // 选中第2位 state <= 2'd3; end 2'd3: begin sel_reg <= 4'b0111; // 选中第3位 state <= 2'd0; end default: begin sel_reg <= 4'b1111; state <= 2'd0; end endcase end end // 段码译码器（组合逻辑） seg_decoder u_seg_decoder ( .data_in(display_data[state]), // 关键！根据当前状态索引数据 .seg_out(seg_data) ); // 输出赋值 assign seg = seg_data; assign sel = sel_reg; endmodule

代码解析：

• display_data是一个寄存器数组，存储了4位要显示的BCD码。这里为了简单，用initial块赋了固定值。在实际应用中，这里应该连接到一个能实时更新数据的模块。
• 关键联动：seg_decoder模块的输入data_in是display_data[state]。这意味着，段码输出直接由状态机的当前状态state决定。当state=0时，输出display_data[0]（即4）的段码；当state=1时，输出display_data[1]（即3）的段码，完美实现了数据与位置的同步。
• 状态机在clk_1k的上升沿触发，每2.5ms（1kHz/4）切换一次状态和位选信号。

4.2 功能扩展：显示自增计数器

让固定数字动起来，我们来实现一个从0累加到9999再清零的计数器。这需要修改数据生成部分。

module top_counter_display ( input wire clk, input wire rst_n, output wire [6:0] seg, output wire [3:0] sel ); wire clk_1k; wire clk_1hz; // 1Hz时钟，用于计数器累加 reg [13:0] counter_val; // 14位二进制计数器，最大16383 reg [3:0] bcd [3:0]; // 4位BCD码缓存 // ... (扫描时钟生成、扫描状态机模块与之前相同) // 1Hz时钟生成模块（用于驱动计数器） // ... (类似clk_gen，分频系数为50_000_000) // 二进制计数器，每秒加1 always @(posedge clk_1hz or negedge rst_n) begin if (!rst_n) counter_val <= 14'd0; else if (counter_val == 14'd9999) counter_val <= 14'd0; else counter_val <= counter_val + 1'b1; end // 二进制转BCD模块（关键） // 这里介绍一种易于理解的循环算法，在50MHz时钟下运行 reg [3:0] i; reg [13:0] bin_temp; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin for(i=0; i<4; i=i+1) bcd[i] <= 4'd0; bin_temp <= 14'd0; end else begin bin_temp <= counter_val; // 锁存当前计数值 // 初始化BCD码为0 bcd[3] <= 4'd0; bcd[2] <= 4'd0; bcd[1] <= 4'd0; bcd[0] <= 4'd0; // 循环14次（因为counter_val是14位） for(i=0; i<14; i=i+1) begin // 如果个位>=5，加3 if(bcd[0] >= 4) bcd[0] <= bcd[0] + 2'b11; // 如果十位>=5，加3 if(bcd[1] >= 4) bcd[1] <= bcd[1] + 2'b11; // 如果百位>=5，加3 if(bcd[2] >= 4) bcd[2] <= bcd[2] + 2'b11; // 如果千位>=5，加3 if(bcd[3] >= 4) bcd[3] <= bcd[3] + 2'b11; // 整体左移一位，移入二进制数的最高位 {bcd[3], bcd[2], bcd[1], bcd[0]} = {bcd[3], bcd[2], bcd[1], bcd[0]} << 1; bcd[0][0] <= bin_temp[13-i]; end end end // 段码译码器输入改为BCD码数组 seg_decoder u_seg_decoder ( .data_in(bcd[state]), // 根据状态选择对应的BCD位 .seg_out(seg_data) ); // ... (其余部分与顶层模块相同) endmodule

代码解析：

• 我们新增了一个clk_1hz模块，产生1Hz时钟来驱动计数器counter_val每秒加1。
• 二进制转BCD是难点。上面的代码展示了一种“移位加3”算法的硬件描述实现。它在一个时钟周期内通过一个循环完成转换，属于组合逻辑+时序逻辑的混合。在实际工程中，为了时序更优，可能会采用多周期流水线的方式来实现这个算法，或者直接调用FPGA供应商提供的IP核。
• 转换得到的4位BCD码存储在bcd[3:0]数组中，然后像之前一样，被扫描状态机state索引，送入段码译码器。

5. 关键参数计算、调试与深度优化

5.1 扫描频率与亮度平衡的计算

扫描频率的选择不是随意的，它需要在无闪烁和足够亮度之间取得平衡。

• 无闪烁条件：根据视觉暂留原理，刷新率应高于临界闪烁频率（CFF），通常认为50-60Hz以上人眼就感觉不到闪烁。因此，整体扫描频率（所有位扫描一遍的频率）应 > 60Hz。

  • 整体扫描频率 = 主扫描时钟频率 / 数码管位数。
  • 例如，主扫描时钟clk_scan=1kHz，4位数码管，整体扫描频率 = 1000Hz / 4 = 250Hz，远高于60Hz，无闪烁。

• 亮度考量：亮度与每个数码管在一个扫描周期内点亮的时间占空比成正比。占空比 = (点亮时间 / 扫描周期) = 1 / 位数。

  • 对于4位数码管，占空比为25%。对于8位数码管，占空比仅为12.5%。这就是为什么驱动更多位数码管时，如果不增加驱动电流，亮度会明显下降。
  • 亮度补偿：可以通过提高段选信号的驱动电流（检查FPGA IO的驱动能力设置，或外接三极管/驱动芯片）来解决。切勿通过大幅降低扫描频率来增加点亮时间，这会导致闪烁。

计算公式总结：

1. 确定期望的整体刷新率F_overall(如100Hz)。
2. 确定数码管位数N(如4位)。
3. 计算所需扫描时钟频率：F_scan = F_overall * N(100Hz * 4 = 400Hz)。
4. 根据FPGA主频F_main(如50MHz)，计算分频系数：DIV = F_main / (2 * F_scan)(用于生成50%占空比方波)。例如，DIV = 50_000_000 / (2*400) ≈ 62500。

5.2 硬件连接检查与常见故障排查

即使代码仿真完美，硬件上也可能点不亮。请按以下清单排查：

5.3 高级优化技巧与工程化考量

1. 消隐电路的实现：这是消除鬼影的标准做法。在状态机中，在每个状态切换的间隙，插入一个短暂的“消隐状态”。

   // 以4位数码管为例，增加一个消隐状态 localparam S_BLANK = 2'd4; always @(posedge clk_1k or negedge rst_n) begin if(!rst_n) begin state <= S_BLANK; sel_reg <= 4'b1111; end else begin case(state) S_BLANK: begin sel_reg <= 4'b1111; state <= 2'd0; end // 全灭 2'd0: begin sel_reg <= 4'b1110; state <= S_BLANK; end // 显示第0位后进入消隐 2'd1: begin sel_reg <= 4'b1101; state <= S_BLANK; end // ... 其他状态类似 endcase end end // 注意：在消隐状态，段码seg也应输出全灭值。

   这样，在切换位选前，先关闭所有显示，更新好段码后，再打开新的位选，从根本上切断了串扰路径。

2. 亮度不均匀的软件补偿：由于不同数字点亮的LED段数不同（如“1”点亮2段，“8”点亮7段），在相同驱动电流下，功耗大的数字可能会使电源电压略有下降，导致整体亮度微变。更常见的问题是，在多位数码管中，两端的管子因布线原因亮度稍低。可以在段码表中对不同的数字或不同的位进行微调，例如略微增加点亮时间（但需保持总周期不变），这需要精细的测量和调试。

3. 资源优化与可复用性：将动态扫描控制器设计成参数化模块。

   module dynamic_scan #( parameter DIGIT_NUM = 4, // 数码管位数 parameter CLK_FREQ = 50_000_000, // 输入时钟频率 parameter SCAN_FREQ = 1000 // 扫描时钟频率 )( input wire clk, input wire rst_n, input wire [DIGIT_NUM*4-1:0] bcd_data, // 打包输入的BCD数据 output reg [6:0] seg, output reg [DIGIT_NUM-1:0] sel ); // 内部根据参数计算分频系数等 localparam SCAN_CLK_DIV = CLK_FREQ / (SCAN_FREQ * DIGIT_NUM * 2); // ... 其余通用化代码 endmodule

   这样，同一个模块只需改变参数，就能轻松适配不同位数、不同时钟的开发板。

6. 从实验到项目：综合应用设想

掌握了动态显示的核心技能后，它可以成为你众多FPGA项目的“展示窗口”。这里提供几个进阶方向：

1. 电子时钟/计时器：结合内部的PLL或计数器，实现精确的时、分、秒计时与显示。可以增加按键调整时间、闹钟等功能。
2. 环境监测显示器：连接数字温湿度传感器（如DHT11，需单总线协议）、或通过ADC读取模拟光敏电阻值，将环境参数实时显示在数码管上。
3. 频率计/计数器：利用FPGA的高速逻辑，对外部脉冲信号进行计数，并将频率值通过动态扫描显示出来。这是练习测量时序的绝佳项目。
4. 简单计算器：结合矩阵键盘输入，实现一个能进行加减乘除运算的计算器，并将输入和结果动态显示出来。这需要整合按键消抖、状态机、算术逻辑单元等多个模块。
5. 通信数据监视器：在实现UART、SPI或I2C通信时，可以将接收到的数据以十六进制形式实时显示在数码管上，是调试硬件协议的“利器”。

在实现这些项目时，你会遇到一个核心问题：多时钟域数据处理。例如，传感器读取可能是一个慢速过程（几十毫秒一次），而动态扫描需要稳定的高速时钟（几百赫兹）。你不能在扫描时钟进程中直接等待传感器数据。正确的做法是使用一个共享的寄存器或FIFO（先入先出存储器）作为数据缓冲区。传感器接口模块在数据准备好后，将其写入缓冲区；动态显示模块在每次扫描循环中，从缓冲区读取当前值。同时，要注意对跨时钟域的信号进行同步处理，避免亚稳态。

动态显示虽然是一个基础实验，但它蕴含了FPGA设计的精髓：并行思维、时序控制、资源复用和模块化设计。把这个实验做透、做稳，后面遇到更复杂的视频扫描（VGA/HDMI）、高速数据流处理时，你会发现其底层逻辑是相通的——都是在精确的时间节拍下，将数据有序地送到指定的位置。