1.基本模型
2.为啥不用晶振直接供后级电路使用，偏要经过PLL？
回答：首先晶振提供的频率一般比较低，而且频率固定。而通过PLL由VIN/N=VOUT/M
VOUT=M*VIN/N 可以得到任意频率且时钟质量和参考时钟一样的输出频率
3.步骤：晶振VIN输入固定参考频率——PD检查VIN与VOUT的相位（频率）差——产生电压信号——低通滤波器——电压产生高频信号——只要分频合理——最终就导致PLL进入LOCK状态。
4:延时可以用PLL来实现
news
2026/9/1 12:01:51
PLL类容基本理解
张小明
前端开发工程师
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李华