ZYNQ自定义AXI-FULL IP核设计：实现PS与PL双向高速数据交互

简介：本资源是面向ZYNQ SoC开发者与FPGA高级工程师的实战型工程包，聚焦PS与PL间高速双向通信这一核心难点，提供基于AXI-FULL协议的自定义IP完整实现方案。资源包含1261个文件，涵盖277个C头文件、221个C源码、78个Verilog模块（.v）、54个XML配置、38个Makefile及25个TCL脚本等，支撑从IP逻辑设计（含DMA控制器与乒乓缓冲结构）、Vivado工程搭建、硬件系统集成到Linux驱动开发与用户态API调用的全流程；压缩包大小为48.39MB，目录组织清晰，含libxil.a、libxilffs.a等关键库文件及__synthesis_is_complete__等构建标记，便于快速定位编译与调试环节。已有517人学习下载，适合已掌握ZYNQ基础架构、正进阶软硬协同开发的中高级工程师，可直接复用IP核框架、参考驱动适配逻辑，并结合ILA调试文件与RPT报告开展性能分析与时序优化。

1. 项目概述与核心价值

最近在搞一个ZYNQ上的图像处理项目，PL（可编程逻辑）端做实时滤波和特征提取，PS（处理器系统）端跑算法做决策。数据量一大，PS和PL之间的数据搬运就成了性能瓶颈。用AXI-Lite吧，速度太慢，像老牛拉车；用DMA吧，虽然快，但配置起来又有点繁琐，而且对于需要PL主动发起复杂数据传输的场景，灵活性不够。于是，我就琢磨着自己动手，封装一个自定义的、基于AXI-FULL协议的IP核。目标很明确：要实现PS和PL之间的双向、高速、可配置的数据通道，让数据在芯片内部像在高速公路上一样跑起来。

这个“ZYNQ进阶之路13”的示例工程，就是我这次折腾的成果总结。它不仅仅是一个可运行的Vivado工程，更是一套从零开始构建自定义高性能AXI IP的完整方法论。通过这个工程，你可以彻底理解AXI-FULL协议的读写时序，掌握如何在Vivado中创建和封装用户IP，并最终在ZYNQ的PS端通过驱动程序或裸机程序来灵活操控这个IP，实现高效的数据交互。无论你是想加速算法、构建自定义协处理器，还是单纯想深入理解ZYNQ的片上互联机制，这个案例都能给你提供一条清晰的实践路径。

2. 整体设计与架构解析

2.1 为什么选择AXI-FULL？

在ZYNQ的PS和PL之间，主要有三种AXI总线：AXI-Lite, AXI-FULL和AXI-Stream。

• AXI-Lite：轻量级，用于寄存器配置。每次传输只操作一个数据（通常32位），有严格的握手信号，但无突发传输能力。适合低频、小数据量的控制寄存器访问。如果你的IP只需要几个配置寄存器，用它最省资源。
• AXI-Stream：无地址，纯数据流，追求极高的吞吐率。适合视频流、高速AD/DA数据这种连续、单向的数据传输。但它需要配合其他机制（如VDMA）来与PS的DDR内存交换数据。
• AXI-FULL：功能最全，支持突发传输、缓存、内存一致性等高级特性。它有地址通道，可以像访问内存一样，通过指定起始地址和突发长度，一次性连续读写一大块数据。这正是我们实现PS和PL间大数据块高效搬运所需要的。

我们的核心需求是：PS能够将DDR中的一块图像数据区域“告诉”PL，让PL去处理，处理完后PL再将结果写回DDR的另一块区域。这个过程需要高效的块数据搬运。AXI-FULL的突发传输（Burst Transfer）特性完美匹配这个需求。一次突发传输可以完成从1到256个数据的连续操作，极大减少了总线事务开销，从而逼近理论带宽。

2.2 自定义IP核的顶层设计思路

这个自定义IP核，我把它命名为axi_full_dual_ram_ip。它的核心功能是在PL内部开辟两块双端口Block RAM（BRAM），作为PS和PL共享的数据缓冲区，并通过AXI-FULL接口让PS能够高速读写这两块RAM。

设计框图（逻辑描述）：

1. AXI4-FULL Slave接口：这是IP核与PS端连接的主接口。PS通过这个标准接口，像访问内存一样访问IP核内部的寄存器或RAM。
2. 控制状态寄存器（CSR）模块：包含一组可读写的寄存器，用于PS控制IP核的工作模式、启动传输、查询状态等。例如，可以设置源数据地址、目标数据地址、传输长度、启动信号等。
3. 双端口BRAM缓冲区：这是数据中转站。我设计了两块独立的BRAM（BRAM_A和BRAM_B），每块都有两个端口：
   • Port A：连接到AXI总线控制器，专供PS通过AXI接口读写。
   • Port B：暴露给用户逻辑（User Logic），专供PL侧的自定义算法或数据处理模块读写。
4. 用户逻辑接口：这是一组简单的自定义信号（如开始信号、忙信号、数据端口），连接到你自己的PL侧处理模块。当PS通过CSR配置好并启动后，用户逻辑就可以从BRAM_B端口读取数据进行处理，然后再写回。

工作流程：

1. PS写数据到PL：PS通过AXI-FULL突发写操作，将DDR中的数据快速写入IP核的BRAM_A（通过Port A）。写入完成后，PS通过CSR寄存器触发一个“数据就绪”信号。
2. PL处理数据：PL端的用户逻辑检测到“数据就绪”信号，从BRAM_A的Port B读取数据，进行处理。
3. PL写数据到PS：处理完成后，用户逻辑将结果写入BRAM_B的Port B。
4. PS读取结果：PS通过CSR获知处理完成，然后通过AXI-FULL突发读操作，从BRAM_B的Port A将结果数据读回DDR。

这种设计实现了真正的双向高速通讯：PS和PL可以并行工作（PS准备下一帧数据时，PL处理当前帧），并且数据搬运效率极高。

注意：这里的关键是“双端口BRAM”。它允许AXI总线和你自己的逻辑同时访问同一块内存，这是实现高效共享缓冲区的硬件基础。在Vivado中，可以用Block Memory GeneratorIP来轻松生成。

2.3 关键权衡：自定义IP vs 使用DMA

有朋友可能会问，用XDMA或AXI DMA IP不是更简单吗？确实，Xilinx提供的DMA IP功能强大且成熟。但自定义IP有以下不可替代的优势：

• 极致灵活性：你可以完全控制IP的内部行为。比如，在数据进出BRAM时加入特定的预处理（如数据格式转换、校验和计算），或者实现非常规的握手协议。
• 资源优化：DMA IP通常比较“重”，而自定义IP可以只实现你需要的功能，在逻辑资源（LUT、FF）上可能更节省。
• 学习价值：这是深入理解AXI总线、掌握Vivado IP集成流程的最佳实践。理解了底层机制，再用高级IP时也会更加得心应手。

当然，如果你的需求只是简单的内存到设备或设备到内存的数据搬运，那么直接使用AXI DMA可能是更快捷的选择。

3. 核心模块实现细节与代码解析

3.1 AXI4-FULL接口状态机设计

这是整个IP核最核心的部分，负责解析AXI总线协议。AXI-FULL接口包含5个独立的通道：写地址（AW）、写数据（W）、写响应（B）、读地址（AR）、读数据（R）。每个通道都有其握手信号（VALID/READY）。

我采用状态机（FSM）来实现读写控制。以写过程为例：

1. IDLE状态：等待写地址通道和写数据通道的有效信号。
2. WRITE_DATA状态：当AWVALID和AWREADY握手成功，锁存地址和突发长度。然后进入此状态，持续接收WVALID和WREADY握手成功的数据，直到突发传输的最后一个数据（WLAST为高）。
3. WRITE_RESP状态：数据写完后，向主机返回写响应（BRESP），完成一次写事务。

读过程类似。在代码中，需要仔细处理每个信号的时序关系。例如，AWREADY可以在AWVALID之前或之后拉高，但必须在两者同时为高时完成地址锁存。

// 简化的写地址通道处理逻辑片段 always @(posedge S_AXI_ACLK) begin if (~S_AXI_ARESETN) begin axi_awready <= 1'b0; axi_awaddr <= 0; end else begin if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID) begin // 当AWVALID和WVALID都有效时，准备接收地址 axi_awready <= 1'b1; axi_awaddr <= S_AXI_AWADDR; // 锁存地址 end else begin axi_awready <= 1'b0; end end end

实操心得：调试AXI接口时，最头疼的是死锁。务必确保VALID和READY信号不会互相等待。一个稳妥的方法是：让READY信号在大多数时候都保持为高（表明从机始终准备就绪），或者根据状态机明确控制其拉高的时机。同时，一定要在Vivado中做充分的仿真（Simulation），用AXI VIP（Verification IP）来模拟PS端的行为，观察波形是否完全符合AXI协议规范。

3.2 双端口BRAM的集成与寻址

我使用Vivado的Block Memory Generator (8.4)IP来生成双端口BRAM。关键配置如下：

• Memory Type: True Dual Port RAM。
• Port A Options: 宽度设为32（与AXI数据总线匹配），深度设为1024（可根据需要调整），使能端口（ENA）连接AXI时钟，写使能（WEA）由AXI写逻辑控制，数据输入（DINA）和输出（DOUTA）连接AXI数据通路。
• Port B Options: 宽度和深度与Port A一致。时钟、写使能、数据输入输出连接用户逻辑。

接下来是地址映射。我将IP的地址空间划分为两个部分：

• 寄存器空间（偏移地址 0x0000 - 0x00FF）：映射到控制状态寄存器。例如，0x00 为控制寄存器（CTRL），0x04 为状态寄存器（STATUS），0x08 为源数据长度寄存器（LENGTH）等。
• 数据缓冲区空间（偏移地址 0x1000 - 0x1FFF）：映射到BRAM。当PS访问这个地址范围时，AXI状态机将地址转换为BRAM的读/写使能和地址线。

// 地址解码示例 localparam BRAM_BASE_ADDR = 32'h0000_1000; wire bram_selected = (axi_awaddr[31:12] == BRAM_BASE_ADDR[31:12]); // 简单的高位匹配 if (bram_selected) begin bram_addra = axi_awaddr[11:2]; // 将字节地址转换为32位字地址（右移2位） // 控制BRAM的写使能... end else begin // 访问寄存器空间... end

3.3 用户逻辑接口设计

为了让这个IP核真正有用，必须提供一个清晰、简单的接口给PL侧的其他模块。我定义了一个如下所示的模块接口：

module user_logic_interface ( input wire clk, input wire rst_n, // 来自AXI控制寄存器的信号 input wire [31:0] ctrl_reg, input wire start_pulse, // 连接到BRAM Port B的信号 output wire bram_portb_clk, output wire bram_portb_en, output wire [3:0] bram_portb_we, output wire [9:0] bram_portb_addr, input wire [31:0] bram_portb_din, output wire [31:0] bram_portb_dout, // 用户逻辑状态反馈 output wire processing_done, output wire [31:0] status_out );

• start_pulse：由PS通过写控制寄存器产生的一个时钟周期脉冲，用于启动PL侧处理。
• bram_portb_*：这些信号直接连接到Block Memory GeneratorIP的Port B接口。
• processing_done：用户逻辑处理完成后拉高，它可以被映射回AXI的状态寄存器，供PS轮询或触发中断。

这个设计将复杂的AXI总线交互封装在IP内部，对用户逻辑只暴露了简单的内存访问接口和控制信号，极大降低了使用门槛。

4. Vivado工程创建与IP封装全流程

4.1 创建工程与RTL源码管理

1. 新建工程：打开Vivado，创建新项目，选择对应的ZYNQ器件型号（例如XC7Z020-CLG484）。
2. 添加源文件：将编写好的AXI接口模块（axi_full_if.v）、BRAM包装模块（bram_wrapper.v）、用户逻辑接口模块（user_logic.v）以及顶层模块（axi_full_dual_ram_ip.v）添加到工程中。
3. 仿真验证：在综合之前，强烈建议进行行为级仿真。创建一个testbench，实例化你的IP核，并使用Vivado的AXI Verification IP来模拟PS的读写操作。通过观察波形，确保读写时序、地址解码、数据通路全部正确。这是避免后期硬件调试痛苦的至关重要一步。

4.2 使用Create and Package IP向导

这是将你的RTL代码变成可重用IP的关键步骤。

1. 在Vivado菜单栏，选择Tools -> Create and Package IP。
2. 选择Create a new AXI4 peripheral。这个向导会自动为你生成一个AXI4-Lite接口的模板。虽然我们用的是AXI-FULL，但这个模板提供了很好的框架和文件结构，我们可以在此基础上修改。
3. 填写IP信息：名称、版本、描述等。在“Interface Type”处，后续我们需要手动将生成的AXI4-Lite接口升级为AXI4-FULL。
4. 向导完成后，它会生成一个包含_v1_0后缀的工程目录。里面最重要的文件是：
   • S00_AXI.v：AXI接口逻辑模板。
   • myip_v1_0.v：顶层文件模板。
   • myip_v1_0_S_AXI.v：AXI从机逻辑模板。
5. 升级到AXI-FULL：用你自己编写的完整AXI-FULL接口代码（包含状态机、BRAM集成等）替换掉自动生成的S00_AXI.v中的内容。同时，需要修改顶层文件的接口定义，将AXI4Lite端口改为AXI4_FULL端口。

4.3 定义IP的接口与参数

在IP的component.xml文件中（通常由向导管理，也可以通过GUI设置），需要精确定义：

• 总线接口：确保你的IP显示为一个AXI4 Slave接口，并且数据宽度为32位（或64位）。
• 存储器映射：定义你的寄存器空间。这会影响Vitis中自动生成的驱动代码里的寄存器偏移量定义。你可以通过GUI添加寄存器，例如CTRL(0x00),STATUS(0x04),BRAM_DATA(0x1000)等。
• 用户参数：可以定义一些参数，如BRAM_DEPTH，这样在实例化IP时就可以灵活配置缓冲区大小。

4.4 在Block Design中集成与测试

1. 创建BD：新建一个Block Design。
2. 添加ZYNQ Processing System：添加ZYNQ7 IP，运行自动连接，并在PS-PL Configuration中使能一个M_AXI_GP0接口（这是PS作为AXI主机访问PL的通用端口）。
3. 添加自定义IP：在IP Catalog的“User Repository”中找到你刚刚封装的IP，拖入BD中。
4. 连接：将ZYNQ7的M_AXI_GP0连接到自定义IP的S_AXI接口。连接时钟和复位信号。M_AXI_GP0的时钟FCLK_CLK0也需要引出，作为PL端的系统时钟。
5. 地址分配：Vivado会自动为你的IP分配一个地址范围（如0x4000_0000）。记住这个基地址（Base Address），在软件中会用到。
6. 生成输出产品：右键Block Design，选择“Generate Output Products”和“Create HDL Wrapper”。
7. 生成比特流：进行综合、实现、生成比特流。这个过程会检查所有连接和时序约束。

5. PS端软件驱动与应用程序开发

5.1 裸机环境下的内存映射访问

在SDK或Vitis的裸机项目中，访问自定义IP本质上是访问一段特定的物理内存地址。

1. 确定基地址：从Vivado的Address Editor中获取你自定义IP的基地址（例如0x40000000）。
2. 定义寄存器指针：在C代码中，我们可以将这块地址映射为结构体指针，这样访问起来非常直观。

#include <stdint.h> #define IP_BASE_ADDR 0x40000000 typedef struct { volatile uint32_t CTRL; // 偏移 0x00 volatile uint32_t STATUS; // 偏移 0x04 volatile uint32_t LENGTH; // 偏移 0x08 volatile uint32_t SRC_ADDR; // 偏移 0x0C volatile uint32_t DST_ADDR; // 偏移 0x10 // ... 其他寄存器 // BRAM数据区域从偏移0x1000开始 } axi_full_ip_t; #define IP ((axi_full_ip_t *)IP_BASE_ADDR) void ps_pl_data_transfer(void) { // 1. 配置源数据地址和长度（假设数据已在DDR中） IP->SRC_ADDR = (uint32_t)source_data_buffer; IP->LENGTH = DATA_SIZE_WORDS; // 以字为单位 // 2. 启动传输（假设CTRL[0]是启动位） IP->CTRL = 0x00000001; // 3. 轮询状态寄存器，等待PL处理完成（假设STATUS[0]是完成位） while ((IP->STATUS & 0x01) == 0) { // 等待，可以加入超时机制 } // 4. 读取结果地址（如果需要） uint32_t result_addr = IP->DST_ADDR; // ... 处理结果 }

关键点：使用volatile关键字至关重要。它告诉编译器不要优化掉对这些地址的读写操作，因为它们对应的是硬件寄存器，其值可能在任何时候被硬件改变。

5.2 使用Xilinx Vitis HLS或Linux驱动框架

对于更复杂的应用，可以考虑：

• Vitis HLS：如果你在PL端用HLS实现算法，可以直接在HLS代码中通过#pragma HLS INTERFACE指令，将顶层函数的参数接口综合成AXI-FULL Master或Slave接口，从而与这个自定义IP进行对接。这可以实现更高级别的软硬件协同设计。
• Linux驱动：在Petalinux或Ubuntu等Linux系统下，需要为这个IP编写一个字符设备驱动。驱动的主要任务是将IP的物理地址映射到内核的虚拟地址空间（使用ioremap），并提供file_operations接口（如read,write,ioctl）给用户空间程序。这样，应用程序就可以通过/dev/下的设备文件来与PL交互了。虽然更复杂，但提供了进程管理、中断处理、内存保护等强大功能。

5.3 性能优化技巧

1. 缓存一致性：PS端的CPU有缓存。当你直接向DDR中的缓冲区写入数据，然后启动PL DMA（或我们的自定义IP）去读取时，必须确保CPU缓存中的数据已经写回了DDR。可以使用Xil_DCacheFlush()函数（在xil_cache.h中）来刷洗数据缓存。读取PL写入的数据前，可能需要使用Xil_DCacheInvalidate()来无效化缓存，以保证读到的是最新数据。
2. 突发长度最大化：在PS端编写驱动时，尽量使用最大的合法突发长度（AXI协议允许最多256次传输）来访问IP的数据缓冲区区域，这能最大化总线利用率。
3. 中断代替轮询：在我们的IP中，可以添加一个中断输出信号（Interrupt），当PL处理完成时拉高。在PS端，将这个中断线连接到ZYNQ PS的中断控制器（GIC），并编写中断服务程序（ISR）。这比轮询状态寄存器要高效得多，能大大降低CPU占用率。

6. 调试技巧与常见问题排查

6.1 硬件调试：ILA和VIO的使用

Vivado集成的硬件调试工具ILA（集成逻辑分析仪）和VIO（虚拟输入输出）是调试此类项目的利器。

1. ILA抓取AXI信号：在综合后的网表中，给你的自定义IP的AXI接口关键信号（如AWVALID,AWREADY,WLAST,BRESP等）添加ILA核。下载比特流后，在Hardware Manager中设置触发条件（例如，当AWVALID为高时触发），然后从PS端发起一次访问，就能捕获到真实的AXI时序波形，与仿真波形对比，一目了然。
2. VIO模拟PS输入：在调试初期，可以不依赖PS代码，用VIO核来模拟PS端的寄存器读写。将VIO的输出连接到IP的CSR寄存器输入，输入连接到IP的状态寄存器输出。通过Vivado Hardware Manager界面手动点击按钮（控制VIO输出），就能控制IP，并读取状态，非常方便。

6.2 软件调试：确保地址与数据对齐

大部分软件层面的问题都出在地址和数据处理上。

• 地址错误：最常见的错误是基地址算错，或者偏移量计算错误。务必确认Vivado中的地址编辑器分配、C代码中的基地址定义、以及寄存器结构体偏移量三者完全一致。一个字节都不能差。
• 数据对齐：AXI总线通常有对齐要求。例如，32位宽的总线，一次传输的起始地址最好是4字节对齐的。非对齐访问虽然协议支持，但可能影响性能或需要额外处理。在PS端申请数据缓冲区时，使用memalign()函数来确保缓冲区首地址是缓存行对齐的（例如64字节对齐），这对性能有益。
• 位宽与字节序：确保PS端（ARM，小端序）和PL端（通常也设计为小端序）的数据解读方式一致。对于超过32位的数据（如64位整数），要小心处理。

6.3 常见问题速查表

6.4 一个真实的踩坑记录：跨时钟域同步

在我的项目中，PS端给IP的时钟是100MHz（来自FCLK_CLK0），而我的用户逻辑需要跑在150MHz以获得更高处理性能。这就带来了跨时钟域（CDC）问题。start_pulse信号从100MHz域传到150MHz域，如果直接使用，大概率会导致亚稳态。

解决方案：在用户逻辑接口模块中，添加一个同步器。

// 对 start_pulse 进行跨时钟域同步 reg [2:0] start_pulse_sync_r; always @(posedge user_clk or negedge user_rst_n) begin if (!user_rst_n) begin start_pulse_sync_r <= 3'b000; end else begin start_pulse_sync_r <= {start_pulse_sync_r[1:0], start_pulse_from_axi}; end end wire start_pulse_synced = start_pulse_sync_r[1] & ~start_pulse_sync_r[2]; // 检测上升沿

这里用了三级寄存器同步后，再检测上升沿，得到了一个在user_clk域中稳定且只有一个周期宽度的启动脉冲。这是处理单比特控制信号CDC的经典方法。对于多比特的数据信号（如配置寄存器值），则需要用到异步FIFO或握手协议。

折腾完这个自定义AXI-FULL IP，最大的感受是，对ZYNQ内部数据通路的理解上了一个大台阶。以前用现成IP，就像开自动挡汽车，知道踩油门能走就行。现在自己从零造了一个“变速箱”，虽然过程磕磕绊绊，但每个信号为什么这么接，时序为什么这么设计，都心里门清了。当你第一次在PS端用一句memcpy就把一大块数据瞬间推到PL端，或者在ILA里看到完美的AXI突发传输波形时，那种成就感是直接用别人IP无法比拟的。这个工程的价值，远不止于实现通讯本身，它更像是一把钥匙，帮你打开了ZYNQ软硬件协同设计那扇厚重的大门。后续你可以基于这个框架，轻松地把更复杂的算法模块集成进来，让PL真正成为PS的强力协处理器。

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