1. 从通信系统到FPGA：基带与中频到底在做什么
做了这么多年FPGA，被问得最多的一句话是：“基带和中频，到底有什么区别？”不少刚入行的朋友把这两个词挂在嘴边，但真到了写代码、定架构的时候，又开始犯迷糊。我先用自己的理解把这件事儿讲清楚——基带和中频不是两个孤立的概念，它们是通信收发链路里两个相对的信号处理阶段。
基带信号，本质上是原始信息所在的频段。它可能是一个码流、一组符号，也可能是一串经过调制映射后的复数数据。基带处理的重点是“信息”本身——怎么编码、怎么映射、怎么扩频、怎么均衡、怎么判决。中频信号则是把基带信号搬到某个固定的载波频率上，方便后续变频、滤波、放大和发射。中频存在的意义在于：直接在天线频率上做处理难度太大，而零中频方案又有直流偏置、本振泄漏这些麻烦事儿，所以先到一个“中间频率”把信号理顺，再交给射频前端。
FPGA之所以在基带和中频处理里这么吃香，核心就三个字：并行性。一个OFDM符号里有几十上百个子载波，每路子载波都要同时做乘法累加，这种天然并行的结构，ARM和DSP跑起来要循环几百上千次，FPGA一拍就搞定。另一个关键点是接口灵活性——FPGA可以直接对接ADC/DAC的高速JESD204B接口，也可以挂一片STM32做控制面交互，还能用FMC口扩展各种子卡，这种“我要什么接口就可以自己拼”的能力，是ASIC和通用处理器都替代不了的。
这篇文章的内容会比较具体，适合两类人看：一类是做通信物理层开发的工程师，想系统梳理基带和中频链路在FPGA上的算法落地方案；另一类是刚接触FPGA信号处理的在校学生或者转行入门者，想搞清楚FIR滤波器、数字下变频、CIC抽取、同步检波这些东西到底该怎么设计和调试。我尽量少讲空洞的理论，多给能直接用的架构方案、参数计算过程和踩坑记录。
2. 整体设计与思路拆解：为什么FPGA方案这样搭
2.1 基带和中频链路的典型功能划分
先看一个典型的数字接收机链路结构，这也是FPGA工程里最常见的一种划分方式：
前端ADC采样进来的是中频模拟信号数字化后的数据，频率通常在几十MHz到几百MHz范围。FPGA这边第一步做数字下变频（DDC），把中频搬到基带；第二步做抽取滤波，把高采样率降到符号速率等级的较低速率；接下来是匹配滤波、同步、均衡、解映射，这些就是基带处理的内容了。发射方向刚好反过来——基带侧完成编码、调制、脉冲成形，然后插值、数字上变频（DUC），最后送给DAC。
这个架构设计的核心思路是“高速在前、低速在后”。中频侧数据率往住是几百Msps的级别，每一次乘加都要消耗真实的硬件资源，所以这里尽量少做复杂运算，只做必要的搬频和滤波。基带侧数据率降下来了，做均衡、做同步就可以用更精细的算法，因为一个符号周期内的时钟周期多了，可以分时复用运算单元。这个“降速换取算法复杂度”的思路，是整个通信FPGA设计里最核心的工程理念。
2.2 为什么用FPGA而不是DSP或ARM
很多人在方案选型的时候纠结：FPGA、DSP、ARM到底怎么选？我的经验是这么判断的——当你的算法里存在大量逐样本级别的乘加运算、并行处理、流水线结构时，选FPGA；当你的算法是块级别的矩阵操作、浮点递归迭代、复杂的C代码流程控制时，选DSP；当你只是做控制、配置、协议栈时，选ARM/STM32就足够了。
实际项目里往往是混合架构。我做过一个SDR平台，用STM32H743做控制面，负责网口通信、参数配置、状态监控；FPGA负责数据面的DDC、DUC、滤波、同步；两片芯片之间就用FMC总线通信。很多人问FMC怎么实现，其实FPGA侧就是挂一块双口RAM，STM32侧配置FSMC/FMC控制器的时序参数，把FPGA的BRAM映射到STM32的地址空间里，两边读写就像操作自己的数组一样简单。这个方案的好处是控制面和数据面彻底隔离，调试的时候互不干扰。
2.3 方案选型的三条经验法则
做基带中频FPGA方案时，我总结了三条经验法则，也算是我被反复毒打之后的教训：
第一，先定数据率，再定算法复杂度。系统采样率定了，ADC位数定了，FPGA的资源消耗基本就定了大概。如果采样率太高、算法太重，优先考虑把部分处理用模拟前端来实现，而不是全推给FPGA硬扛。
第二，能用定点绝不用浮点。很多工程师从MATLAB过渡到FPGA，习惯性想拿浮点IP核直接做，结果DSP48E1被吃光、LUT被吃光、时序还跑不过。基带和中频算法里大多数场景使用16位定点甚至更低位宽，性能损失很小，资源节省巨大。
第三，成熟IP核优先，不要什么都自己造。Xilinx和Intel都提供了免费的FIR Compiler、CIC Compiler、NCO、FFT这些IP核，性能和资源都优化过。自己用Verilog手写FIR不是不行，但一般来说性能还不如IP核，调试周期却要长好几倍。
3. 核心细节解析与实操要点：基带中频常用算法怎么落地
3.1 数字下变频（DDC）的实现要点
DDC的标准结构是：NCO产生本振信号，然后分别和输入的I/Q两路信号做混频，混频之后过低通滤波器，再抽取降速。FPGA实现的时候，NCO用Xilinx的DDS IP核或者自己写一个相位累加器都可以，但要注意几个关键细节。
首先是本振频率的精度。NCO的输出频率公式是fout = fclk * 相位增量 / 2^相位位宽，这个概念看起来很简单，但很多新手在这里翻车。比如系统时钟100MHz，想产生30MHz的本振，NCO位宽32位，相位增量就是30M / 100M * 2^32 = 1288490188.8，取整后实际频率为29.99999996MHz还是30.00000001MHz，取决于取整方式。除非你有特殊要求，否则这个误差完全可以忽略，但如果相位增量取整错了，频率误差就可能到几kHz甚至几百Hz。
其次是混频器的位宽管理。混频是乘法运算，两个16位数相乘的结果是32位，如果直接送给滤波器，资源立刻翻倍。我的习惯是混频之后立刻截位到18到20位，再进滤波器。截位带来的量化噪声可以接受，因为后续滤波器本身就会把带外噪声干掉。
最后是抽取的顺序问题。正确的顺序是“先滤波再抽取”，因为直接抽取会导致频谱混叠——原来镜像在fs/2附近的频谱会被折叠到基带。FIR Compiler IP核里有内置的抽取功能，直接把抽取因子填进去就行，它内部会自动处理防混叠滤波和抽取的关系。
3.2 FIR滤波器设计：参数计算怎么不踩坑
在做中频滤波和基带成形滤波时，FIR滤波器是绕不开的基础模块。设计一个FIR滤波器，真正折磨人的不是调IP核，而是把指标定清楚。
以中频信号带宽1.2MHz、采样率61.44MHz的常见配置为例。如果我只想留出中心频率±600kHz的信号，其他全部滤掉，滤波器的通带边界大约在500kHz，阻带边界在800kHz。通带纹波要求小于0.1dB，阻带抑制大于60dB。这些要求扔给MATLAB用fdatool或者filterDesigner工具，自动生成系数，再计算需要的阶数——大概需要128到256阶，取决于过渡带的陡峭程度。
阶数确定后，有几个和FPGA实现直接相关的坑要注意。第一，系数个数和DSP48资源的关系。一个128阶对称FIR，利用对称性只需要64个乘法器，每个DSP48可以做到一个乘法器，资源评估的时候别按128来计算。第二，并行度问题。在61.44MHz采样率下，128阶滤波器对DSP48的消耗是128个，但如果我把4个并行输入合并成1个做时分复用，DSP48就能降到32个，代价是流水线深度增加、逻辑延迟变大。这里没有标准答案，全看你的资源预算是多少。
从工程实践来看，把FIR Compiler IP核配置成“多通道时分复用”模式，在低速率基带处理中经常能省下一半以上的DSP资源，效果非常显著。
3.3 CIC滤波器：抽取倍数大时的好帮手
当抽取倍数超过8倍甚至16倍时，FIR滤波器需要的阶数会高到不合理。举个例子，从61.44MHz降到1.92MHz，抽取32倍，如果用FIR做主抽取滤波器，过渡带要非常窄，滤波器阶数轻松上千，DSP资源会爆炸。这时就该CIC滤波器登场了。
CIC滤波器的原理是级联积分器和梳状滤波器，它不需要乘法器，全用加法器实现，结构极其规整，天然适合大倍数抽取。代价是它的通带不是完全平坦的，有落降。以32倍抽取为例，CIC的通带衰减可能达到3dB以上，必须在后面级联一个等化FIR滤波器来做补偿。
FPGA里做CIC抽取，用Xilinx的CIC Compiler IP核最方便。配置的时候注意几点：微分延迟一般选1，最大微分延迟选2就行；级联阶数（Number Of Stages）通常在3到6之间，阶数越高阻带抑制越好，但通带落降越大；输入输出位宽要仔细算，防止中间级溢出。CIC内部增益公式是Gain = (抽取倍数 * 微分延迟)的级联阶数次方，这个增益在抽取后会体现在输出数据的字长增长上，配置IP核时它会自动帮你算好，但给后端模块传数据时，位宽千万别截太多。
3.4 中频检波算法：包络检波、同步检波和正交检波
中频信号处理还有一个经典场景是检波，也就是从已调中频信号里恢复出原始的调制信息。网络上经常有人问“中频检波有几种方法”，我在项目中实际用过的有三种：包络检波、同步检波、正交检波。
包络检波最简单——取信号的绝对值，然后低通滤波，就能得到包络。本质上这是非相干解调，抗噪声性能一般，但胜在结构简单、稳健，尤其适合调幅信号或者FSK信号的幅度比较应用。FPGA实现包络检波就是一个ABS运算加一个FIR低通，资源消耗极低。
同步检波需要恢复本地载波，对载波相位同步有要求，适用于抑制载波的双边带信号、残留边带信号。它的输出比包络检波干净，信噪比也更好，但实现复杂度上了一个台阶——要有载波恢复环路，或至少要有导频辅助的相位校准模块。
正交检波则是把输入的实信号分成I/Q两路，分别检波，最后求出平方根恢复幅度。在FPGA里做这个就有点讲究了，求平方根可以直接调CORDIC IP核，或者用查表法近似。效果方面，正交检波对相位不敏感、抗衰落能力强，在衰落信道下表现最好。项目里如果要求高，直接上正交检波；如果只是为了信号强度指示，包络检波完全够用。
3.5 FPGA里的同步与捕获：从相关运算到帧同步
基带处理中对性能影响最大的模块，我认为是同步。它包含载波同步、符号同步、帧同步，每一层都有单独的算法链路。FPGA因为可以让多个相关器并行工作，做同步捕获的优势非常明显。
以扩频通信为例。接收端先要做伪码捕获，本质是一个滑动相关过程——接收信号和本地伪码做互相关，峰值超过门限就认为捕获完成。在FPGA里我们不会用“滑”的笨办法，而是用匹配滤波器结构：把接收信号延迟线存储，本地伪码的所有相位同时做相关，一次并行输出所有相关峰。这种并行相关的速度比串行滑动快了N倍（N等于伪码长度），代价是资源开销线性增加。
符号同步在FPGA里最常用的方案是Gardner算法——它不需要额外的导频符号，利用相邻符号的差分来做定时误差检测。Gardner算法在低信噪比下仍能稳定收敛，实现也简单，就是两路插值滤波器加一个环路滤波器。环路滤波器的参数设计直接决定同步环路的收敛速度和抖动，增益系数太大收敛快但噪声大，太小则收敛太慢——这块没有捷径，只能通过仿真调参。
帧同步相对简单一些，一般是用已知的帧头序列和接收序列做相关，相关值超过门限就对齐输出。在OFDM系统里，帧同步和符号同步往往要联合起来做，把前导序列的相关峰位置当作FFT窗口定位的依据，这一块在IP核里一般没有现成方案，需要自己写Verilog或者用System Generator搭配HDL。我实际做的时候更多是先用MATLAB把算法模型跑通、把最佳门限和窗口位置定下来，再在FPGA里用定点数模拟同样的逻辑——这样至少能把BUG留在仿真阶段而不是板卡调试时候。
4. 实操过程与核心环节实现：一个可复现的中频DDC工程示例
4.1 需求与指标先定清楚
光讲概念不如给一个完整的工程示例。我带过很多学生上手FPGA信号处理，第一课从来不是写代码，而是先让他们把指标定下来：“你的一段代码到底要满足什么指标？”指标不清，后面全都是白干。
就以一个通用的中频数字化接收DDC模块为例。假设ADC采样率fs = 61.44MHz，ADC位宽14位，中频载波fIF = 15.36MHz，信号带宽BW = 1.2MHz，要求输出基带I/Q数据，数据率降低到1.92MHz。
先用笔算一下设计要点。NCO本振频率就设为15.36MHz——刚好是采样率的四分之一。这里有个偷懒的做法：当本振频率等于fs/4时，NCO输出序列正好是[1, 0, -1, 0, 1…]（I路）和[0, -1, 0, 1, 0…]（Q路），换句话说，混频这个乘法直接就变成了“取反、置零、透传”的组合逻辑，压根不需要真正的乘法器。这种运算量几乎为零的混频，没有理由不用。如果你算出来的中频值刚好是fs/4，那真是神仙配置。
不过实际工程里中频不总是fs/4，比如中频=14.64MHz这种值就不好化简了，这时老老实实做法就是DDS IP核产生正弦余弦序列，然后做复数乘法混频。复数乘法的FPGA实现是4个乘法器加2个加法器，位宽控制在合适范围内，资源也是可控的。
4.2 工程模块划分与端口规划
把DDC工程按功能拆成几个模块，每个模块单独仿真、单独测试，这是避免调试地狱的关键方法。
顶层：ddc_top ├── nco_inst：DDS IP核，产生cos和sin本振 ├── mixer_inst：复数混频，输出18位I/Q数据 ├── cic_inst：CIC抽取滤波，抽取8倍，抑制混叠 ├── fir_inst：等化FIR滤波，补偿CIC通带落降并进一步滤除带外噪声 └── data_align_inst：位宽截取和输出对齐，输出16位I/Q基带数据在这个架构里，NCO的相位增量配置是关键计算。fpga的DDS IP核如果配置的是频率分辨率模式，需要在界面里填System Clock=61.44MHz、Desired Output Frequency=15.36MHz，IP核会自动算出相位增量。配置完成之后仿真看下频谱，如果看到输出频率有稍微偏差，考虑一下是否因为截位导致的相位抖动，属于正常现象，不影响整体性能。
CIC这里配置为CIC抽取8倍，微分延迟1，级联阶数4，输出位宽自动增长。从61.44MHz抽取8倍后是7.68MHz，还没到最终的1.92MHz，所以后面再用一个抽取倍数为4的FIR滤波器。这个FIR除了抽取，还负责补偿CIC的通带落降——CIC的频响形状近似于sinc函数，需要在通带内做反向整形。用MATLAB的fdatool可以设计出这个补偿滤波器系数，通带截止约600kHz，阻带抑制约50dB，阶数32到64阶足够。这里切忌直接FIR抽取倍数设置过大，否则阶数会爆炸。
4.3 关键Verilog代码片段和综合实现
混频器模块的核心代码实际上非常简单。四分之一中频采样的场景下，I/Q混频没有乘法器，直接按采样时钟的相位n % 4来做选择。
// 四分之一样率混频，fs=4fIF // 相位索引: 0,1,2,3 分别对应 cos: 1,0,-1,0 ; sin: 0,-1,0,1 always @(posedge clk) begin if (phase == 2'd0) begin i_out <= adc_in; q_out <= 16'd0; end else if (phase == 2'd1) begin i_out <= 16'd0; q_out <= -adc_in; end else if (phase == 2'd2) begin i_out <= -adc_in; q_out <= 16'd0; end else begin i_out <= 16'd0; q_out <= adc_in; end phase <= phase + 2'd1; end这段代码没有乘法器，综合出来就是几组多路选择器和取反逻辑。如果你用的是非四分之一中频，那就老老实实调用DDS IP核，再加两个乘法器做混频。乘法器输出位宽我习惯做到输入位宽加本振位宽再溢出个一两比特，之后立即截位，避免后面滤波器资源爆炸。
FIR等化抽取滤波器直接调Xilinx FIR Compiler IP核，配置4倍抽取，系数来自MATLAB生成的.coe文件。注意FIR Compiler在抽取模式下输出的数据速率是输入的四分之一，接口上会有一个DV（Data Valid）信号标示有效数据——这一点新手经常忽略，直接把连续数据往FIFO里写，结果FIFO写满，数据错位。一定记住：FIR Compiler抽取之后不再是每个时钟都有效，必须用它的DV信号去驱动后面的存储和运算模块。
4.4 仿真协同验证与板级实测
很多工程问题，根源在于MATLAB模型和FPGA实现不一致。我有几条实操纪律：
第一，算法模型在MATLAB里先跑通，量化指标（误码率、EVM、频谱泄漏）先达标再动手写RTL。
第二，RTL仿真时用到MATLAB导出的激励作为输入，然后用$fwrite写入文件，再拿回MATLAB对比分析。写一个简单的testbench直接喂数据、捕获输出，做回来MATLAB绘制频谱和星座图，这个方法几乎是我每做一个通信模块都会用的“标配”。
第三，别急着上板。先把DDC模块在Vivado或Quartus里跑行为仿真，看看混频后频谱是不是对了、CIC抽取后幅频响应的落降和预算是接近、FIR补偿之后带外杂散是否符合要求。确认没问题再去接板子的ADC数据。
上板实测时，用信号发生器产生一个单音信号，频率设到(15.36MHz + 10kHz)偏离量。FPGA内部抓数据用ILA（集成逻辑分析仪）观察I/Q输出波形。此时I/Q两路的输出应该是一个10kHz的正弦波，频率刚好是输入偏移量，幅度恒定。如果看到波形有周期性闪烁或者频率不对，先查NCO频率配置，再查混频的符号位处理，最后查CIC和FIR的位宽截位。这几乎是排查DDC模块问题的三斧头。
5. 常见问题与排查技巧实录：调试基带中频模块的九大经典坑
5.1 频谱不对、杂散大，先查哪里
我第一次独立调DDC模块的时候，抓回来的频谱和MATLAB仿真差了十万八千里：期望的基带信号附近全是杂散，带宽外抑制只有30dB左右，怎么调参数都不管用。排查到最后才发现是FIR Compiler的系数格式配错了——我导出的系数是十进制小数，但IP核默认用的是无符号定点数，符号格式没选对，结果整个滤波器频响全乱了，带外抑制当然做不上去。
这个问题的排查方法很有通用性：先把NCO配置成输出一个直流或者单音，不连滤波器，看混频输出的频谱是不是干净，再一级一级把模块接回来。每一级都验证完好再接下一级，可以最大程度地缩短定位问题的范围。另外混频器的符号位处理也很常见——有符号数和无符号数混在一起做加减法，直接让频谱在0频附近产生一个巨大的镜像分量。检查方法很简单：把ILA抓到的原始数据做FFT，看看频谱和理论值差在哪。
5.2 数据不同步、时序不收敛的问题
FPGA时序不收敛是多模块系统里最常见的头痛问题。我碰到过ODDR翻转一个关键路径导致不收敛的情况，也遇到过CIC和FIR级联之后组合逻辑过长导致保持时间不够的情况。排查的基本思路是：先看时序报告，把超差的路径找出来，然后逐条看是组合逻辑太长还是扇出太大。通信链路数据通路大多数延时是乘法器级联造成的，可以考虑在这之间插入多级流水寄存器。
处理时序问题有一个技巧：把关键数据通路按“架构上可容忍的延迟”切流水。比如FIR滤波器一个时钟出不来，就把算法拆成多个周期流水，结果延迟固定即可，对通信系统来说没影响。说白了，通信信号本来就是流式的，延迟几拍换时序收敛，性价比极高。
5.3 资源不足：DSP48被吃光怎么办
在资源受限的FPGA芯片上做基带中频处理，最尴尬的就是综合实现之后发现DSP48E1用量超过100%。这时候有几种快速优化手段：
第一，大抽取比应用先做CIC再做FIR，别让FIR承受所有抽取倍数。之前已经强调过了，FIR的阶数会随抽取比显著上升，CIC无乘法器的结构在处理大抽取比时远比FIR划算。
第二，FIR Compiler开时分复用模式。一个DSP48可以时分复用给多个输入通道或者多个系数分组，代价是吞吐率降低，但很多低速基带场景不需要每时钟都出结果，这种模式就是白赚的资源。
第三，把能降位宽的地方果断降位宽。信号链路每经过一级处理，噪声基底的贡献主要由截位误差决定，保持数据位16位左右足够，完全没有必要从头到尾全是32位。
5.4 同步环路不收敛，问题在下游
做同步环路（比如Gardner、Costas）时，很多人的第一反应是调环路滤波器带宽、调环路增益，但我踩过几次坑后发现，问题往往不在环路本身，而是出现在上游的滤波器和数据位宽上。当输入数据存在大的直流偏置或者幅度不均衡时，定时误差检测器的输出会被污染，环路当然无法稳定收敛。
排查这个问题的办法也很直观：在环路前加一个高通滤波器把直流过滤掉；或者先用自动增益控制（AGC）把幅度归一化到标准范围。还有一点经常被忽略：同步环路是闭环系统，仿真的激励和板级的真实信号在幅度分布上可能有差异，所以在板级调试之前，先在MATLAB里对定点模型做闭环跑位错误码率，这样至少能排除“环路自身原理就错了”这种情况。
6. 工具链与开发环境的实战经验
6.1 Vivado和Quartus：不同厂商工具的选择建议
Xilinx和Intel在FPGA信号处理方面的工具链我都用过，说下实际感受。Vivado在IP核生态、System Generator和RFSoC支持上更成熟，尤其做通信基带，Xilinx的DDS IP核、FIR Compiler和FFT IP核的性能和文档都很不错。Intel的Quartus则在低端器件的性价比方面有优势，Cyclone系列做中频处理非常便宜，但IP核的配置流程相对繁琐一些。
如果是从学习角度出发，我建议先从Xilinx的Artix-7系列开始。原因是学习资料多、例程多、遇到问题容易搜到答案，很多开源项目也都是Artix-7平台。等把DDC、DUC、同步这些核心模块练熟了，再根据公司项目需求切到其他平台，基本可以无缝转移思路。
6.2 System Generator还是手写Verilog
这个问题每隔一段时间就会被人翻出来讨论。我的建议是分阶段：算法探索阶段用System Generator（或者MATLAB的HDL Coder），快速搭建、快速验证；产品交付阶段用手写Verilog/VHDL，做精细化资源优化和时序调优。
工具生成的代码往往不像手写代码那样对关键路径做到极致优化，尤其是资源可控性和时序收敛性，全自动生成的代码还是比不了多年工程经验调校过的手写代码。但如果你做的是一次性原型验证，System Generator真的能帮你省出数周时间。
6.3 调试验证工具：ILA、逻辑分析仪和频谱仪搭配
在板级调试时，ILA几乎是我最常用的工具。但必须注意ILA会占用BRAM资源，而且抓取深度有限。我的经验是：抓取深度优先保证连续几个调制符号的长度，采样时钟用模块的主时钟，触发条件设为同步模块的锁定信号——这样能捕捉到同步建立和稳定后的完整波形。
除了ILA，有条件的话真的建议配一台频谱仪。FPGA用DAC输出中频信号的时候，频谱仪能看到真实的频谱形状、杂散、谐波，这些信息对排查滤波器和混频问题非常重要。没有频谱仪的话，退而求其次用采样示波器抓时域波形，也能发现不少问题。
7. 如何持续精进：一个老工程师的学习路线建议
基带与中频的FPGA算法实现，入门容易精通难。我给新人的建议是：先吃透数字信号处理基础，再精通FPGA工具链，最后做足够多的工程实践。很多人在第一步就跳过去了，直接上手写代码，结果滤波器系数来自ChatGPT、NCO配置瞎填、频谱乱成一片还不知道为什么。
学习路径方面，推荐按这个顺序走：先从MATLAB把傅里叶变换、数字滤波、采样定理这些基础概念玩明白，再用FPGA的IP核做FIR滤波器、NCO、CIC抽取这三样东西，接着搭一个完整的DDC链路，从ADC数据输入到I/Q基带输出完整调通，然后做发射方向的DUC链路，之后再做同步环路。把这条路走通，你在通信基带中频FPGA领域的基本盘就建立了。
开源项目方面，GitHub上搜索“SDR FPGA”或者“DDC FPGA”能找到不少好项目。我比较推荐看那些带有MATLAB模型和Verilog代码对照的项目，这种资源才是真正能学到东西的。需要特别提醒的是，很多开源项目的代码质量和工程规范并不可靠，看的时候多想一想“为什么这样设计”，而不是直接搬到自己的工程里。
卡尔曼滤波在FPGA上的实现是另一个值得深入的方向。虽然它通常被用在导航、跟踪、目标预测领域，但在通信信道估计中也有很多变体和应用。FPGA实现卡尔曼滤波的本质是处理矩阵乘法和求逆，二维到四维的矩阵运算用HDL写起来会有点痛苦，但在资源充足的平台上往往能获得比DSP更低的延迟和更稳定的确定性——毕竟迭代循环在FPGA上是展开的流水线而不是冯诺依曼式的取指执行。
最后想强调的是：基带和中频的算法实现不是一个“照着书抄就能成功”的事情，参数的影响是全局性的——滤波器抽头多一个少一个、NCO位宽差几位、抽取倍数安排得不合理，都会在最后联调的时候给你各种意想不到的惊喜。我自己也是在这些坑里滚了这么多年才逐渐积累起一套“先算后做、分级验证”的稳定流程。希望大家看完这篇之后，至少能在动手前先花一个小时把指标和架构想清楚，少走一点我当年走过的弯路。
