做射频好几年了，每次带新人入门，我都会让他们先干一件事：把一块板子上的射频通路从头到尾走一遍，画出它的“链”。很多人一开始觉得这有什么难的，不就是天线、滤波器、放大器、混频器串一串吗。等到真正开始调链路增益预算、抠噪声系数、算线性度的时候，才发现自己连“这级为什么放在这里”“这级为什么选这个芯片”都没想明白。
“射频链”这个词听起来抽象，其实说白了就是信号从天线口到基带（或者从基带到天线口）经过的所有射频器件和电路的有序组合。它决定了整个系统能收多远、能发多清、抗不抗干扰。这篇文章我想把射频链的构成这件事讲透，从模块划分到指标计算，从器件选型到调试踩坑，希望能给正在做收发信机、软件无线电、雷达前端或者通信模块的工程师一些参考。
1. 射频链到底是什么：从天线到数据的完整旅程
1.1 一条收发链路的基本轮廓
一个典型的射频收发系统，可以粗分为接收链路和发射链路两条方向相反的信号管道。接收链路负责把天线感应的微弱电磁波一步步放大、滤波、搬频，最终变成模拟基带信号或数字采样信号；发射链路则反过来，把基带产生的低频信号搬移到射频，放大到足够功率后通过天线辐射出去。
以接收链路为例，常见的模块级联顺序大概是：天线→带通滤波器→低噪声放大器（LNA）→镜像抑制滤波器→混频器→中频滤波器→中频放大器（或AGC）→ADC/基带。这条通路里，每一级都有它存在的理由。天线后的滤波器是为了滤掉带外强干扰，防止LNA被饱和；LNA决定了整条链路的噪声底；混频器负责把射频信号搬到容易处理的频率；中频滤波器则用来选择有用信道、抑制邻道干扰。
发射链路大致是：基带→DAC→低通滤波器→上变频混频器→驱动放大器→带通滤波器→功率放大器（PA）→天线。PA放在最后一级，因为它的效率和非线性直接影响了发射功耗和频谱质量。前面的驱动放大器把信号提到PA需要的输入功率，带通滤波器则用来抑制上变频带来的镜像频率和谐波。
你可能会注意到，收发链路在器件顺序上几乎是镜像关系。这其实反映了一个核心逻辑：接收链路优先考虑“微弱信号的有用化”，所以噪声和选择性是主线；发射链路优先考虑“大信号的干净辐射”，所以线性度和效率是主线。理解了这个主线，再去看具体拓扑，就不会被各种方案绕晕。
1.2 为什么叫“链”：级联思维是射频设计的起点
很多人第一次接触“射频链”这个词，会觉得它只是对电路的比喻。但实际工作中，把它理解成“链”是非常有用的思维方式。一条链子上每一个环节都会对最终性能产生影响，而且这种影响不是简单叠加，而是通过增益、噪声、线性度等参数一级一级向后传递的。
举个例子。第一级LNA增益是20dB，噪声系数1.5dB；第二级混频器增益是-6dB（也就是插损6dB），噪声系数8dB。很多人直觉上会认为总噪声系数就是1.5加8等于9.5dB，但实际上是错的。根据级联噪声公式，第二级对总噪声的贡献要被第一级增益“稀释”。20dB增益是100倍，所以混频器的噪声贡献折算到输入端只有很小的值。这就是为什么LNA必须放在链路最前面，而且增益不能太低的原因。
同样的逻辑也适用于线性度。后级的非线性会被前级增益放大，所以混频器和PA的IIP3（三阶交调截点）要求往往比LNA更高。设计一条射频链，本质上就是在每一级之间做增益和指标分配的权衡。这个“链式”思考方式，贯穿了从方案设计到调试优化的整个流程。
明确了这一点之后，我们再分别拆解接收链路和发射链路的每个模块，说一说它们在链路上的角色定位和选型要点。
2. 接收链路的核心模块解析
2.1 低噪声放大器：链路噪声的定海神针
LNA的位置通常在接收链路的最前端的滤波之后、混频之前。它的任务是把天线接收到的极微弱信号放大到后端可以处理的程度，同时自己不要引入太多额外噪声。它的两个核心指标是增益和噪声系数（NF）。
我在项目中通常要求LNA的噪声系数做到1dB以下，增益做到15到20dB。为什么是20dB左右？这跟后级噪声贡献有关。按照Friis公式，当前级增益足够大时，第二级及以后的噪声系数对总噪声的影响会变得很小。如果LNA增益只有10dB，那么后级混频器的噪声系数可能把整条链路的总NF拉高1dB以上，这在灵敏度要求高的场合是不可接受的。
LNA选型时还有几个容易被忽略的点。一是输入P1dB（1dB压缩点）和IIP3，这决定了它在存在强干扰时会不会被压缩或产生互调产物。二是工作频率范围内的增益平坦度，尤其是在宽带接收机里，增益波动超过1dB就会给后级AGC带来麻烦。三是稳定系数K值，K<1的LNA在匹配不良时很容易自激，这是调试中比较头疼的问题。
另外一个实操经验：LNA的匹配电路不能只按Spec表格里的S参数来抄。S参数是厂商在特定PCB板材和参考焊盘下测出来的，你的板子板材、层叠、封装焊盘都和参考设计不完全一致，匹配值必须根据实际板材重新仿真优化。省这一步，后续灵敏度测试大概率会不达标。
2.2 混频器与本振：把高频搬到中频的关键
混频器的作用是让射频信号和本振信号在非线性器件中相乘，产生和频与差频。接收机里我们一般取差频，也就是把RF频率搬到IF频率。比如RF是2.4GHz，本振是2.37GHz，混频输出就有30MHz的中频。为什么要把频率降下来？因为后端ADC、滤波器、放大器在中频频率上更容易做高增益、高选择性和高线性度。
混频器选型时，除了看变频增益（或损耗）和噪声系数，还要重点关注本振到射频端口的隔离度，以及镜像频率的抑制能力。镜像频率指的是和本振相差一个IF的另一个频率，它混频之后也会落在同样的IF上，直接造成干扰。比如RF是2.4GHz、LO是2.37GHz、IF是30MHz，那么2.34GHz的信号就是镜像频率，它和2.4GHz的RF混频后同样会落在30MHz上，而且根本区分不出来。
抑制镜像有两种常见思路。一种是滤波法，在混频器前加镜像抑制滤波器，把镜像频率提前滤掉；另一种是采用镜像抑制混频器（如Hartley结构或Weaver结构），通过正交混频和相位抵消来消除镜像。第一种成本低、实现简单，但要求IF和RF的比值不能太小；第二种适合IF比较低、镜像离RF很近的场景。我自己的习惯是，在方案阶段先算一算镜像频率落在哪，再决定用滤波还是用正交结构，不要盲目堆器件。
本振的设计同样关键。本振信号的质量直接影响混频输出的信噪比，特别是本振的相位噪声。如果本振相噪差，混频后的有用信号会被“噪声裙边”污染，导致解调EVM恶化。很多新人容易忽略这个问题，以为本振只要频率对、功率够就行，实际上在直接变频或低IF接收机里，本振相噪的重要性不亚于LNA的噪声系数。
2.3 滤波器的摆放逻辑：为什么不能随便串
接收链路里滤波器不止一个，每个位置的滤波器作用完全不同。第一个滤波器在天线与LNA之间，主要任务是防带外强干扰把LNA“打饱和”；第二个滤波器通常在混频器之前，用于抑制镜像频率；第三个滤波器在中频级，用来做信道选择和邻道抑制。很多人觉得反正都是滤波，多串几个就完事了，实际上摆错了位置，效果天差地别。
放在LNA前面有风险，因为任何滤波器都有插损，插损直接叠加在链路总噪声系数上。如果滤波器插损是1dB，放在LNA前面就相当于整条链路的NF直接变差1dB。所以这个位置宁可滤波性能弱一点，也要选插损极低的滤波器。相比之下，放在混频器之前的滤波器插损影响要小一些，因为LNA的增益已经把你想要的信号放大了，后级插损引起的噪声贡献被前级增益稀释了。
还有一个容易被忽略的点：中频滤波器尽量选择窄带、带外抑制高的声表面波（SAW）或晶体滤波器。这类器件的带内群延迟波动会影响通信质量，尤其在宽带信号场景下。我的做法是，先把需求里的信道带宽和邻道抑制度写清楚，再让供应商提供S参数或实测数据，不要只看标称的带宽参数。
滤波器的阻抗也很重要。射频滤波器通常按50欧姆设计，但要确认它的输入输出端口是否都是50欧姆匹配。有些SAW滤波器内部有匹配网络，外围需要加电感或谐振元件才能正常工作，直接按普通电容焊上去，插损会明显变大，回波损耗也会变差。调试的时候看到滤波器插损比Spec大了2dB，多半就是匹配没做好。
3. 发射链路的核心模块解析
3.1 功率放大器：末级输出决定系统上限
发射链路末级的功率放大器（PA）是整条链路里功耗最大、发热最严重、线性度要求最苛刻的模块。它的任务是把驱动级输出的信号放大到天线需要的发射功率，并保证信号质量满足频谱模板或EVM要求。PA的指标里，P1dB、饱和功率（Psat）、功率附加效率（PAE）和邻道泄漏比（ACLR）是需要重点关注的。
选PA时有一个常见误区：只看输出功率，不看工作点回退。很多PA标称P1dB是33dBm，但如果你的调制信号峰均比（PAPR）是8dB，那么为了不削波，实际平均输出功率可能只能打到25dBm。如果不做回退，信号就会被削顶，ACLR劣化非常严重。所以在选PA时，我会先估算信号的PAPR，再看PA在目标平均功率下的ACLR余量够不够，而不是简单地拿最大功率减去三五dB。
PA的前级驱动放大器也不能忽视。驱动级需要提供足够的增益把信号抬到PA的输入功率，同时它自身的线性度也要比PA高，否则驱动级先产生失真，PA再怎么好也无济于事。很多系统测试ACLR超标，问题不在PA，反而在驱动级或者上变频混频器上。排查的时候一级一级往后找，不要一上来就怪PA。
3.2 上变频与驱动放大：讲求级间匹配
发射链路的上变频混频器和接收链路的混频器原理类似，但侧重点不同。发射链路更关注本振泄漏、边带抑制和输出功率的平坦度。本振泄漏是指本振信号通过混频器泄漏到输出端，如果后续没有滤波器抑制，会形成发送频谱里的杂散信号。边带抑制则是针对镜像边带而言，上变频会产生上边带和下边带，我们往往只需要其中一个，另一个要靠滤波器或正交结构来抑制。
发射链路的级间匹配不只是阻抗匹配，还包括功率电平的衔接。每一级都有它的线性工作范围，信号电平太低会落在噪声底里，太高又会产生失真。我的习惯是，先用链路预算表算到每一级的输入输出功率，确保驱动放大器输入功率高于它的噪声底30dB以上、低于它的P1dB回退10dB以上，给信号留足动态余量。
另外，上变频混频器和驱动放大器之间通常会插入一个带通滤波器，用来滤除本振泄漏和镜像边带。这个滤波器不要省，也不要为了省事用一个宽带滤波器糊弄过去。滤波器带宽越宽，对镜频和本振的抑制就越差，轻则频谱模板超标，重则干扰相邻信道。
3.3 发射链路的线性度与效率平衡
发射链路的线性度和效率是一对天然矛盾。PA在小回退时效率高，但线性度差；深度回退时线性度好，但效率很低。设计时到底回退多少，取决于系统采用什么调制方式和频谱模板要求。
以4G/5G的OFDM信号为例，峰均比通常在9到12dB之间，这意味着PA必须回退到远低于P1dB的平均功率工作点。现在很多PA支持数字预失真（DPD）技术，可以在保证ACLR的前提下把PA推到更接近饱和点的位置，从而提升效率。但DPD不是万能的，它需要反馈回路和足够带宽的采样链路，会增加系统成本和复杂度。如果做的是对成本敏感的产品，可能还是得多花一点功耗买线性度余量，把回退做大一些。
我做过一个DVB-T的发射链路，当时PA标称P1dB为38dBm，但为了满足发射频谱模板，我们只能把平均功率压到29dBm，效率大概只有12%。后来做了DPD优化，平均功率提到33dBm，效率到18%，代价是软件算法和反馈链路的复杂度增加了不少。这个取舍没有标准答案，需要根据产品定位来定。
4. 射频链设计的三板斧：增益、噪声、线性度
4.1 增益分配：逐级算账的科学
射频链设计的第一步，不是画原理图，而是做链路预算表。链路预算表把每一级的增益、噪声系数、输出P1dB、IIP3等参数列出来，然后逐级计算总的增益、噪声系数和线性度。这个表从方案阶段就要建立，后面每一步选型和仿真都围绕它展开。
增益分配的基本原则是：接收链路前级增益要高、噪声要低；混频器和中频级的增益可以适当低一点，但要保证后端ADC输入端的信号电平在合适的范围内。发射链路则相反，末级PA增益通常只有20到30dB，所以前面的驱动级必须提供足够的增益把信号抬起来。
举个简单的接收链路例子。假设LNA增益20dB、NF 1.5dB，混频器增益-6dB、NF 8dB，中频放大器增益25dB、NF 5dB。总的增益是20-6+25=39dB。总噪声系数按Friis公式算是NF总=1.5+(8-1)/100+(5-1)/(100×0.25)，算出来大约是1.62dB。你会发现，混频器和中频放大器对总噪声的贡献很小，完全被LNA增益压住了。如果LNA增益只有10dB，那总NF就会飙升到2.5dB以上，灵敏度直接损失1dB。这就是链路预算的价值：不用实测，纸上就能算出来瓶颈在哪。
4.2 级联噪声系数与Friis公式
Friis公式是射频链路设计的基石，它解决了一个核心问题：多个模块级联之后，总噪声系数到底怎么算。公式本身很简单：NF总=NF1+(NF2-1)/G1+(NF3-1)/(G1G2)+...
这里NF和G都要换算成线性值，最后再转回dB。很多人会把dB值直接代进去算，结果误差很大。比如NF1=1.5dB对应1.41线性值，NF2=8dB对应6.31线性值，G1=20dB对应100倍，那么第二项就是(6.31-1)/100=0.0531，对应0.225dB，再加上1.5dB的NF1，总NF约1.72dB。注意这比前面粗略算的1.62略高，因为NF1的线性转换也会有微小影响，真正的计算建议用Excel或Python写个小脚本，避免四舍五入误差。
Friis公式给我们的设计启示很直接：越靠前的模块，对总噪声系数的影响越大。所以接收链路前几级宁可多花钱用好器件，也不要在LNA和第一个滤波器上省成本。反过来，后级模块就算噪声系数差一点，只要前级增益够高，影响也不大。这意味着后端器件可以选指标宽松一些、成本低一些的型号，这在实际项目中能省不少成本。
4.3 级联线性度与IIP3的取舍
线性度的级联计算和噪声恰好相反。噪声是前级主导，线性度却是后级的影响更明显。级联IIP3的近似公式是：1/IIP3总≈1/IIP3_1+G1/IIP3_2+G1G2/IIP3_3+...
这里G也是线性值。注意后级的IIP3要先乘以它前面所有级的增益，再取倒数参与计算。这意味着后级的非线性会被前级增益放大，所以混频器和PA的IIP3要求往往非常高。举个例子，LNA的IIP3是10dBm，混频器的IIP3也是10dBm，LNA增益20dB，那么混频器折算到输入端的三阶互调等效值就是10-20=-10dBm，整条链路的IIP3会被拉低到接近-7.5dBm左右，而不是保持10dBm。
这就带来一个设计取舍：为了提高总IIP3，要么用更高线性度的混频器，要么降低LNA增益。但降低LNA增益又会让噪声变差。噪声和线性度在链路设计中经常打架，怎么权衡？我的经验是：先满足灵敏度的底线，再留出线性度余量；如果灵敏度还有富余，就可以适当降低前级增益来换线性度。这种“指标互换”的思想贯穿射频链设计的始终。
5. 从指标到原理图：一条完整射频链的落地过程
5.1 设计指标拆解与链路预算表的搭建
拿到项目需求时，通常是几个系统级指标：接收灵敏度、发射功率、工作频段、信道带宽、功耗限制。第一步要做的是把这些系统级指标拆解成射频链各级的模块级指标。
以接收灵敏度为例。灵敏度公式是S=-174dBm/Hz+10lg(BW)+NF+SNRmin。假设工作频段2.4GHz，信道带宽20MHz，解调所需SNR为12dB，目标灵敏度是-90dBm，那么可以反推允许的总NF是-90+174-10lg(20×10^6)-12=2dB。如果天线口的插损（包括开关和滤波器）是1dB，那么接收链路芯片本身的NF必须做到1dB以内。有了这个约束，再去选LNA和混频器就心中有数了。
链路预算表的搭建建议用Excel或专门的链路预算脚本，不要靠口头评估。每一行是一个模块，列上增益、NF、IIP3、P1dB、功耗、供电电压，最后用公式自动计算总增益、总NF、总IIP3和各级的输入输出电平。这个表在方案评审、器件选型、指标分配时都要反复迭代，是整条射频链设计的“总账本”。
5.2 器件选型时最容易看漏的参数
选器件的时候，大家都会看增益、NF、P1dB这些主参数，但有几个参数特别容易被看漏，等板子回来调试时才追悔莫及。
第一个是供电电流和供电电压。射频芯片对电源质量非常敏感，尤其LNA和PLL，电源纹波会直接调制到射频信号上，形成杂散或相噪恶化。选型时一定要看PSRR（电源抑制比）或者参考设计里的电源滤波电路，不要随便用一个LDO了事。
第二个是封装和散热。PA和驱动放大器的热耗很大，尤其长时间发射时，如果封装散热没做好，芯片结温升高后增益下降、线性度恶化，严重的还会烧毁。我遇到过一块PA板，连续发射两分钟就掉功率，后来加了大面积散热铜皮和过孔阵列才解决。
第三个是ESD防护等级和端口耐压。射频端口直接暴露在天线侧，很容易积累静电，选器件时至少要有Class 1C以上的HBM等级。很多器件在Spec上标注了Absolute Maximum，我们设计时要留出至少20%的余量，千万不要贴着极限值用。
5.3 原理图与PCB布局中容易翻车的地方
射频链的原理图和PCB设计，是理论和实践的“分水岭”。很多人方案算得很好，一到PCB画板就翻车，问题主要集中在几个地方。
第一是走线的阻抗控制。射频信号线要按50欧姆阻抗设计，这就要求板厂的叠层参数和线宽线距必须确认清楚。尤其注意过孔换层时，过孔的寄生电感和阻抗突变会引起回波损耗恶化，高频段更明显。我的习惯是，射频走线尽量少换层，必须换层时在旁边加一个接地过孔，减小回流路径。
第二是电源和地的处理。射频芯片的地一定要直接打过孔到主地平面，不要在芯片下方画一条细地线。模拟地与数字地要分区但共地，不要在两者之间放磁珠或割裂地平面，否则回流电流绕路容易形成噪声耦合。
第三是器件布局的顺序。一条射频链在板子上尽量走直线，从天线口依次排布滤波器、LNA、混频器、中频模块，不要绕来绕去，避免信号线和电源线平行长距离走线，防止耦合干扰。如果空间受限，至少也要用屏蔽罩把接收和发射链路隔开。
6. 常见问题与调试心得
6.1 增益不够、噪声偏大，先别急着换芯片
调试时发现灵敏度不达标，很多人第一反应就是“LNA不行，换个NF更低的”。但根据我的经验，大多数情况下问题不在芯片本身，而是在链路增益分配或者阻抗匹配上。
一个典型的例子：整条接收链路总增益只有25dB，而预算要求是35dB。逐级测试后发现LNA增益正常、混频器插损正常，但中频滤波器插损比标称值多了3dB。仔细检查发现是滤波器输入输出端没有按要求加匹配电感，导致阻抗失配。这种问题如果不逐级测，光靠猜，折腾一周也可能找不到根源。
所以我的调试顺序是：先频谱仪逐级测各级增益和信号功率，确认信号电平是否正常；再用网络分析仪测各级S参数和阻抗匹配；最后才用噪声仪测NF。顺序不能反，先找到“信号在哪里丢了”，再谈优化。
6.2 自激与稳定性问题
射频链调试中另一个让人头疼的问题是自激。现象通常是不接信号时频谱仪上也能看到宽带抬起的噪声或者尖峰，严重的会发现LNA输出端有异常波形。自激的根本原因是某个环节产生了正反馈，反馈路径可能是空间辐射、地平面回流电流、电源耦合，甚至是指示灯的走线。
排查自激的办法，一是逐级断开，找出从哪一级开始出现异常；二是靠近芯片供电脚加一个10到100欧姆的电阻和旁路电容，看是否消除；三是检查LNA的输入输出端口隔离度，有时候输出信号通过空间耦合回到输入端，就会形成振荡。处理的办法包括优化屏蔽、加深地孔、调整匹配电感方向等。这块没有捷径，靠的是耐心和细心。
6.3 实测与仿真的偏差来源
最后聊聊实测结果和仿真结果对不上的问题。这几乎是每个射频工程师都会遇到的。偏差的来源主要有三类：一是仿真模型本身不准确，很多芯片厂商提供的S参数是在特定测试板上测的，和你的实际板材、焊盘尺寸不匹配；二是PCB板材的介电常数和损耗正切实际值与设定值有偏差，导致微带线阻抗和插损跟仿真不一致；三是测量方法和夹具的问题，比如SMA接头没焊好、测试线缆损耗没校准。
针对这些偏差，我的建议是：仿真阶段就把板材公差考虑进去，关键指标留10%以上余量；投板前做一次设计评审，对照参考设计查一遍关键元件的焊盘封装；调试时用校准过的测试设备，测完一个频率点就用电子校准件校准一次，不要嫌麻烦。射频这个行当，细节决定成败，多数“疑难杂症”最后查出来都是低级问题。
我自己做过最夸张的一次调试是在一个5.8GHz的接收链路上，灵敏度始终差3dB，查了整整两天，最后发现是LNA的偏置电阻用了1%精度的不太行——不对，准确说是那个电阻的焊盘封装画小了，虚焊导致接触电阻偏大。所以我现在每次投板前，都会把封装库和参考设计图对照一遍，花不了多少时间，却能省下后面几天的痛苦。
射频链的构成，看起来是“把模块串起来”这么简单的事，但每一个位置、每一个参数、每一次取舍背后，都是对系统指标、器件特性和实际布线的综合理解。希望这篇内容能帮你把链路设计这条主线捋顺，少走一些我当年走过的弯路。
