简介：FPGA数字电子系统设计与开发实例导航中的USB接口设计完整工程包，适合嵌入式开发者、FPGA学习者以及需要实现USB通信的硬件工程师。包内共80个文件，大小约137KB，主要包含VHDL固件源码（.vhd/.jhd）、C++上位机与驱动源码（.cpp/.h/.rc）、Visual C++工程文件、USB驱动安装信息（.inf/.sys），以及仿真测试和约束文件（.ucf/.ptf）。工程围绕PDIUSBD12芯片展开，涵盖设备收发器、请求处理、频率分频等FPGA核心模块，并配有I/O开关控制和测试平台，便于对照理解FPGA端USB控制器与上位机软件的协同工作机制。资源可用于学习USB协议解析、状态机设计以及软硬件联合调试方法；从驱动到固件再到硬件逻辑，读者可据此搭建完整通信链路并进行二次改造。目前已有243人学习下载，是一份紧凑且可运行的FPGA USB接口设计参考资料。
1. 这一包代码不是教程，而是一台能上电的 USB 设备
打开这个压缩包，第一感觉是“乱”：.sys、.inf、.vhd、.dsp、.mcp，Windows 驱动、MFC 界面、VHDL 固件混在一起。但它其实不是教程附件，而是一份可以直接进版本库的完整 USB 设备工程——主机侧有 VC6 写的 MFC 上位机，内核侧有 USBSoftLock.sys 这个 WDM 驱动，FPGA 侧有 USBSoftLock.vhd、RequestHandler.vhd、DeviceTranseiver.vhd 一整套 VHDL 逻辑。三端通过自定义协议串起来之后，主机看到的不是 U 盘也不是串口，而是一个带厂商私有请求的加密锁设备，这就是包名里 “SoftLock” 的来由。对做 FPGA 开发的人来说，这个工程的价值在于把 USB 协议从物理层到应用层完整走了一遍，正好补齐大多数 FPGA 工程师“只会写逻辑、不会处理 USB 枚举与上层驱动”的短板。
2. 数据通路设计：PDIUSBD12 桥接、端点分配与寻址模型
2.1 为什么是 PDIUSBD12 而不是 FPGA 直接怼 USB
USB 1.1 全速的物理层包含差分收发器、位填充、CRC 校验、NRZI 编码，这些模拟前端和高速逻辑用 FPGA 普通 IO 去实现，时序约束会非常痛苦，而且需要外部收发芯片配合。包里选用的 PDIUSBD12 是一颗并行接口的 USB 设备控制器，它把 SIE（串行接口引擎）、端点 FIFO、D+ 上拉电阻控制全部集成好，FPGA 这边只需要把它当作一个带读/写脉冲的寄存器堆来操作。
这套架构的典型连接方式是这样的：PDIUSBD12 的数据线 D0~D7 接 FPGA 的普通 IO，A0 引脚决定当前访问的是命令寄存器还是数据缓冲区，CS_N、RD_N、WR_N 分别由 FPGA 内部状态机产生。USBSoftLock.vhd 顶层例化中与之对接的就是 DeviceTranseiver.vhd，做裸机逻辑的老工程师看到这个名字基本能猜到它的职责——把 D12 手册里的读写时序翻译成状态机。相比现在的 FPGA SoC 内部自带 USB PHY，这种方式在纯逻辑器件（比如老款 Spartan）上也能跑 USB，成本低，且 USB 协议栈的控制权完整留在 FPGA 内部，而不是被芯片厂商的硬核 IP 锁死。
注意：PDIUSBD12 只能做设备端（Device），不能做主机端（Host）。这套工程解决的是“FPGA 作为 USB 外设被 PC 枚举”的问题，不是 USB 转串口那一类。
2.2 D12 的地址模型与端点规划
D12 对外只有一个 8 位并行口，靠 A0 信号区分：
| 信号组合 | 访问对象 | 典型用途 |
|---|---|---|
| A0=1，CS_N=0，WR_N 脉冲 | 命令寄存器 | 读中断寄存器、选择端点、设置地址 |
| A0=0，CS_N=0，RD_N 脉冲 | 端点缓冲区 | 读 EP0 收到的 Setup 包、读批量端点数据 |
| A0=0，CS_N=0，WR_N 脉冲 | 端点缓冲区 | 向 IN 端点写入要发给主机的数据 |
D12 内部有四个端点：EP0 是控制端点，双向，专门处理枚举；EP1、EP2 是批量端点，分别配置为 IN 和 OUT。这个工程里常用的端点是 EP0 加一个批量 IN 端点：主机先通过控制端点完成枚举，建立 SoftLock 会话后，主机下发随机数挑战包走批量 OUT，FPGA 把许可运算结果从批量 IN 端点返回。
这里有个容易踩坑的点：FPGA 访问 D12 的命令寄存器和数据缓冲区都需要先等待 D12 内部 FIFO 状态就绪。D12 有一个中断引脚 INT_N，FPGA 的 RequestHandler 状态机必须等 INT_N 拉低之后，再去读 0xF0 命令字拿到中断来源，否则容易读到空数据。这个机制后面第 4 章会展开讲。
2.3 一次完整的数据流走读
把整条链路串起来看，枚举阶段是这样的：PC 插入 USB 线后，D12 检测到 D+ 上的上拉电阻，通知主机有全速设备接入。主机发送复位信号，随后开始发 Setup 包。D12 硬件把 Setup 包完整收进 EP0 的 FIFO，然后拉低 INT_N。FPGA 的 RequestHandler 检测到中断，读取中断寄存器确认是控制端点事件，再通过命令 0xF2 选择 EP0、命令 0x40 读缓冲区，拿到 8 字节 Setup 包，解析出 GET_DESCRIPTOR、SET_ADDRESS 这些标准请求并回包。
应用阶段，MFC 上位机通过 DeviceIoControl 下发 IOCTL，WDM 驱动把这一请求转换成 USB 批量传输，数据从主机经过 USB 总线进入 D12 的批量端点 FIFO，FPGA 判断端点事件后把数据读走，处理完再写回批量 IN 端点，驱动层等待完成例程。这套机制意味着 FPGA 里的状态机不会阻塞，所有数据交换都是事件驱动。
3. 主机侧打通：USBSoftLock.inf、IOCTL 控制码与 MFC 调用
3.1 驱动安装与设备识别
主机要识别这个设备，靠的是USBSoftLock.inf文件。驱动安装时，操作系统读取 inf 里的 VID/PID 匹配项，把 USBSoftLock.sys 绑定到对应的设备实例上。inf 的关键节长这样：
[Version] Signature="$WINDOWS NT$" Class=USB [Manufacturer] %Mfg%=Devices [Devices] %USBSoftLock.DeviceName%=USBSoftLock_DDI, USB\VID_0471&PID_0666 [USBSoftLock_DDI] CopyFiles=USBSoftLock_Files [USBSoftLock_Files] USBSoftLock.sysVID_0471&PID_0666必须和 FPGA 端描述符里返回的 idVendor、idProduct 完全一致，否则系统会认为设备不匹配而拒绝加载驱动。Signature="$WINDOWS NT$"说明这是一个 WDM 驱动，不带 filter 和总线驱动，加载逻辑简单直接。
这里有两个实操层面的提醒。第一，这套工程的驱动是老的 WDM 方案，在 Windows 7 x64 之后的系统上，sys 文件需要数字签名，否则设备管理器里会看到黄色感叹号。没有签名证书的调试环境，常见做法是开机进测试模式，或者把驱动改为 WinUSB 方式由系统自带驱动接管。第二，inf 里的 CopyFiles 段如果写了，注意检查 sys 文件在安装包里是否与 inf 同目录，否则安装时报“找不到文件”，设备管理器里就会一直挂在未知设备。
3.2 IOCTL 控制码的约定
USBSoftLockioctl.h里定义的就是上位机和驱动之间的协议接口。驱动收到应用层请求后，把它转换成一个 USB 控制传输或批量传输下发给 FPGA。IOCTL 控制码的定义如下：
#define SOFTLOCK_IOCTL_READ_STATUS \ CTL_CODE(FILE_DEVICE_UNKNOWN, 0x820, METHOD_BUFFERED, FILE_ANY_ACCESS) #define SOFTLOCK_IOCTL_SEND_CHALLENGE \ CTL_CODE(FILE_DEVICE_UNKNOWN, 0x821, METHOD_BUFFERED, FILE_ANY_ACCESS)CTL_CODE宏把设备类型、功能号、缓冲模式、访问权限打包成一个 32 位整数。这里选METHOD_BUFFERED，意味着系统会复制一份输入缓冲区和输出缓冲区，驱动在派遣例程里直接访问Irp->AssociatedIrp.SystemBuffer即可。对 SoftLock 这种“下发几十字节请求、回收几十字节结果”的场景，BUFFERED 模式是最省心的选择，不会出现用户态缓冲区被意外访问的问题，缺点是数据量大时有复制开销，但加密锁场景根本不涉及大数据块。
功能号 0x800、0x820、0x821 这类编号要在驱动和应用程序之间保持一致，改任何一端都必须同步。实际调试时经常出现“应用层打开设备成功但 DeviceIoControl 返回 ERROR_INVALID_PARAMETER”的情况，多半是两边CTL_CODE的功能号或者 Buffer 方法对不上。
3.3 MFC 上位机怎么调到 FPGA
包里的 cube、SoftLock 这一组文件是 MFC 工程，编译后是 cube.exe。它做的事情很典型：打开设备、下发命令、等待返回、把结果显示到界面上。核心调用代码如下：
HANDLE hDevice = CreateFile( L"\\\\.\\USBSoftLock", GENERIC_READ | GENERIC_WRITE, FILE_SHARE_READ | FILE_SHARE_WRITE, NULL, OPEN_EXISTING, 0, NULL); if (hDevice == INVALID_HANDLE_VALUE) { // 驱动没装好或设备未枚举，查设备管理器 return; } SOFTLOCK_CHALLENGE cmd; SOFTLOCK_RESPONSE resp; DWORD bytesReturned = 0; cmd.challengeCode = GetTickCount(); // 随机数由主机产生 memset(&resp, 0, sizeof(resp)); BOOL ok = DeviceIoControl( hDevice, SOFTLOCK_IOCTL_SEND_CHALLENGE, &cmd, sizeof(cmd), &resp, sizeof(resp), &bytesReturned, NULL); if (ok && resp.status == SOFTLOCK_STATUS_OK) { // 挑战应答通过，功能解锁 } CloseHandle(hDevice);CreateFile里的设备名\\\\.\\USBSoftLock是驱动在DeviceIoControl层创建的符号链接名，C++ 字符串里的\\是对反斜杠的转义，实际上指向内核对象\\.\UsbSoftLock0。如果包里的USBSoftLockDeviceInterface.h用了 GUID 接口方式，应用层也可以用SetupDiGetClassDevs枚举设备接口后打开，这种方式不依赖固定名字，多实例设备更稳。
MFC 工程里 cubeview.cpp、cubedoc.cpp 是一套带 OpenGL 演示的界面框架，InputDialog 负责交互输入，SoftLock 类封装协议逻辑。老工程的编译环境是 VC6，cube.dsw是工作区文件。在 VS2015 之后的版本里直接打开会遇到stdafx.h预编译头设置不兼容的问题，需要把工程属性里的“预编译头”改成本文件创建，或者升级到 VS2017 之后再用。
4. FPGA 侧落地：DeviceTranseiver 时序与 RequestHandler 状态机
4.1 VHDL 模块划分与自研 IP 包
FPGA 固件部分是整个工程的灵魂。Firmware目录下的 VHDL 模块各司其职，顶层模块是USBSoftLock.vhd，它例化了所有子模块。模块划分如下：
| 模块文件 | 职责 |
|---|---|
| USBSoftLock.vhd | 顶层，例化各子模块，定义端口连接 |
| DeviceTranseiver.vhd | D12 并行总线读写时序，对外提供读写接口 |
| RequestHandler.vhd | USB 请求解析状态机，处理 Setup 包和厂商请求 |
| IOSwitch.vhd | IO 输入输出切换与锁存，对应 SoftLock 的控制管脚 |
| EdgeController.vhd | 跨时钟域信号同步，递增沿检测 |
| FrequencyDivider.vhd | 分频产生 D12 时钟和内部逻辑时钟 |
| USBSoftLock_Package.vhd | 自定义 VHDL 包，定义常量、状态机类型和公共函数 |
USBSoftLock_Package.vhd 值得单独说一句：它把端点号、命令字、状态机编码都定义成常量或枚举类型，顶层和子模块都引用这个包。这种组织方式本质上是自研 IP 核的做法——把对外接口收敛到包文件里，内部实现随便改，接口不变就不会牵连其他模块。后续如果要把这套逻辑移植到其他 FPGA 平台，只需要改顶层例化和约束文件，请求状态机可以整体复用。
4.2 DeviceTranseiver：D12 并行总线时序状态机
D12 的读写时序是典型的 Intel 总线风格：地址/数据先就绪，然后给一个低有效脉冲。以写命令为例，FPGA 先置 CS_N=0、A0=1，然后拉低 WR_N 保持一段时间，期间数据线上放命令字节，D12 在 WR_N 上升沿锁存数据。对应的 VHDL 状态机：
type write_state is (IDLE, SET_ADDR, PULSE_LOW, HOLD); signal wstate : write_state := IDLE; process(clk, rst_n) begin if rst_n = '0' then wstate <= IDLE; elsif rising_edge(clk) then case wstate is when IDLE => if start_write = '1' then cs_n <= '0'; a0 <= '1'; -- 命令访问 data_bus <= cmd_byte; wstate <= SET_ADDR; end if; when SET_ADDR => wr_n <= '0'; -- 拉低，写脉冲开始 wstate <= PULSE_LOW; when PULSE_LOW => wstate <= HOLD; -- 保持低电平时间 when HOLD => wr_n <= '1'; -- 上升沿，D12 锁存数据 cs_n <= '1'; busy <= '0'; wstate <= IDLE; end case; end if; end process;这个状态机的关键在于 PULSE_LOW 和 HOLD 两个状态：PULSE_LOW 保证 WR_N 低电平持续时间满足 D12 手册的最短写脉冲要求，HOLD 保证数据在写信号失效后还能稳定一小段时间。实际主频如果跑在 24 MHz 或 48 MHz，一个时钟周期大约 20 ns 到 40 ns，D12 的写脉冲要求通常不低于 30 ns，所以 PULSE_LOW 至少要保持一个时钟周期，保险起见保持两个更稳。
start_write信号不能是简单的电平信号，必须是单周期脉冲。这个脉冲通常由 RequestHandler 产生，而且一定要经过 EdgeController 做跨时钟域处理，否则在快时钟域采慢信号会出现亚稳态。
4.3 RequestHandler：控制传输状态机
RequestHandler 是 USBSoftLock 的大脑。USB 控制传输分三个阶段：SETUP 阶段、DATA 阶段、STATUS 阶段。FPGA 收到 Setup 包后要解析 bmRequestType、bRequest、wValue、wIndex、wLength 五个字段，对标准请求做出响应。D12 命令字与流程对应如下：
| 命令字节 | 功能 | 使用场景 |
|---|---|---|
| 0xF0 | 读中断寄存器 | 查询哪个端点有事件 |
| 0xF2 | 选择端点 | 切换当前访问的端点号 |
| 0xF4 | 读最后事务状态 | 确认上一笔传输是否成功 |
| 0x40 | 读缓冲区 | 从端点 FIFO 读回主机发来的数据 |
| 0x80 | 写缓冲区 | 向端点 FIFO 写入要发送的数据 |
请求处理的简化流程是：INT_N 下降沿触发 FPGA 中断，RequestHandler 读 0xF0，得到中断来源；如果对应 EP0 的控制输出事件，读 0xF4 确认是 SETUP 完成，然后用 0x40 读走 8 字节 Setup 包；解析之后决定是回描述符、回零长度状态包，还是处理厂商自定义请求。对于 GET_DESCRIPTOR，FPGA 需要把设备描述符按字节序放进缓冲区，再调用 DeviceTranseiver 的写接口回给主机。
这个状态机最容易出问题的地方是 SET_ADDRESS 请求。USB 协议规定，主机发送 SET_ADDRESS 之后，设备必须在 STATUS 阶段完成后的一个帧内使用新地址，但不能在 STATUS 阶段之前切换。如果 FPGA 在收到 SET_ADDRESS 的 Setup 包后就立刻把 D12 地址寄存器改了，后续的状态包会发到新地址上，主机收不到，枚举就会失败。常见做法是先回一个零长度 IN 包，等主机 ACK 后再写 0xD0 命令设置新地址。
4.4 时钟域、复位与约束文件
FrequencyDivider 把板载晶振分频后供给内部逻辑和 D12。D12 的时钟范围是 4~48 MHz，建议不要跑在 48 MHz 边界上，留出裕量。EdgeController 负责把 D12_INT_N 同步到 FPGA 主时钟域，至少两级触发器打拍再加上升沿检测。USBSoftLock_ucf.ucf 是 Xilinx ISE 的约束文件，里面每个管脚约束都要对照原理图上 D12 的实际连接来写。IO 标准建议设成 LVTTL，如果 FPGA 的 Bank 电压是 3.3V 而不是 2.5V，而约束误设成 LVCMOS25，D12 的高电平阈值可能不满足，导致总线数据读回全 0xFF 或全 0x00，这是最常见的“枚举失败从上位机看是未知设备”的根因之一。
综合后用 ISE 的时序报告检查数据路径，重点看 cs_n、wr_n、rd_n 这三条控制路径的延时。
5. 枚举、抓包与端到端联调：从设备管理器到 Bus Hound
5.1 上电顺序与设备识别
整体联调的第一步是编译下载。用 Xilinx ISE 打开 Firmware.ptf 工程，综合出比特流后通过 JTAG 下载到 FPGA，然后插上 USB 线。系统托盘出现“发现新硬件”并识别为一个 USB 设备，说明 D12 和 FPGA 之间的读写时序已经基本打通。
如果设备管理器里出现的是“未知设备”，优先怀疑两个点：一是 DeviceTranseiver 状态机的读写时序不满足 D12 要求，二是 USBSoftLock_ucf.ucf 里的管脚分配和实际电路不对应。可以写一个最简单的仿真，把 DeviceTranseiver 单独拉出来，喂一个写命令看波形里 WR_N 的低电平宽度和数据保持时间是否与 D12 手册一致。
5.2 USB 抓包验证枚举过程
枚举是否成功，用 Bus Hound 抓一次最直接。抓包时重点核对三个点：设备描述符里的bcdUSB是不是 0x0110、idVendor和idProduct是否与 inf 文件匹配、bMaxPacketSize0是否与 D12 的配置一致。设备描述符里的厂商 ID 或产品 ID 如果和 inf 不一致，驱动加载必然失败。抓包还能看到主机的GET_DESCRIPTOR请求是否被设备正确响应，如果设备回了STALL或者长度不对，问题在 RequestHandler 的状态机，而不是驱动。
5.3 驱动异常与通信故障排查表
| 现象 | 可能原因 | 排查动作 |
|---|---|---|
| 设备管理器显示未知设备 | 描述符回错、D+ 上拉电阻缺失 | 抓包看 GET_DESCRIPTOR 回包内容 |
| 设备带感叹号，错误码 10 | 驱动签名或 inf 不匹配 | 检查 VID/PID、进入测试模式 |
| 应用层 CreateFile 失败 | 驱动没加载或符号链接名不对 | 检查设备管理器状态，确认设备接口 GUID |
| DeviceIoControl 超时 | RequestHandler 卡死、D12 中断未清除 | 读 0xF0 中断寄存器，确认每笔请求都清了中断 |
其中“D12 中断未清除”最隐蔽。每处理完一包数据之后，必须读一次 0xF4 确认事务状态并清中断标志，否则 INT_N 一直被拉低，RequestHandler 反复进入中断却读不到有效事件，整个通信线程假死。
5.4 仿真回归的具体技巧
usbsoftlock_TB.vhd是顶层 testbench，做回归验证时，在 Modelsim 里跑完整仿真，重点在波形里检查 0xF0 读中断命令的时序是否和 DeviceTranseiver 写的写状态机一致。一个实用的做法是把测试向量里的 SETUP 包做成固定数组，每次改完 RequestHandler 后先跑一遍 TB，确认 EP0 收到 Setup 包后能正确回出描述符字节流，再上板做硬件测试。把 “读 0xF0 → 读 0xF4 → 选端点 → 读缓冲区” 这四步命令序列在 testbench 里做成断言，任何一步超时直接报错，比上板后用逻辑分析仪抓信号快得多。
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