FPGA高速数据通路实战：Spartan-6 DDR3与千兆以太网Verilog设计

简介：一套基于Xilinx Spartan-6 LX16 FPGA开发板的Verilog逻辑例程合集，面向使用ISE 14.7进行FPGA开发的工程师与学习者，重点覆盖DDR3、千兆以太网等高速接口的工程实现。合集收录30个例程，从LED、按键、PLL等入门实验，到UART、EEPROM、RTC、Flash、USB、以太网等常用外设驱动，再到OV5640/OV7670摄像头采集、VGA/LCD显示、AD/DA转换、DDS波形生成和DDR3读写等进阶设计，基本串联起数字系统开发的常见模块。压缩包大小约250MB，内含完整源码与配套教程，目录以数字编号组织，便于按需查阅。已有616人浏览学习，适合作为毕业设计、课程作业或项目前期的设计参考，能帮助学习者快速掌握Spartan-6平台下Verilog工程的项目结构与接口时序写法。

1. Spartan-6 + DDR3 + 千兆以太网的“组合拳”到底在练什么

一条实用的反直觉经验：Spartan-6 虽是 2009 年的器件，但“Spartan-6 + DDR3 + 千兆以太网”这套开发板组合，到今天依然适合练数字系统底层功。原因在于它把最容易出问题的三件事拆开了：DDR3 控制器时序、千兆 MAC 的 RGMII 收发、以及它们之间的跨时钟域数据搬运。Zynq 把 ARM 和可编程逻辑封装在一起，遇到问题往往分不清是软件还是硬件；而 Spartan-6 上 DDR3 控制器由 MCB 硬核兜底，以太网 MAC 可以自己在 Verilog 里实现，每一步都能用 ChipScope 看到信号。30 个包含 Verilog 逻辑例程的合集，也正是围绕外设、低速接口、DDR3、千兆网四类内容展开，配合 ISE 14.7 这套老工具链，能让人把“读写控制到底怎么握手”真正看明白。

2. SPARTAN6 开发板选型与 ISE 14.7 下的 Verilog 工程骨架

2.1 为什么是 Spartan-6：MCB 硬核与 DDR3 控制器的关系

Spartan-6 的 DDR3 控制器与 7 系列不同，它由器件内部的硬核 MCB（Memory Controller Block）承担关键时序，MIG 负责生成硬核外围的 PHY 配置、时序参数和用户接口。对学习者来说，这意味着 DDR3 的自动刷新、bank 管理、读写训练都由成熟硬件完成，你能把精力放在用户逻辑与握手时序上，不用先啃内存规范。

但也正是这个硬核，带来了与 Vivado 时代不一样的地方。Spartan-6 的 MIG 用户接口是 app_af、app_wdf、app_rd 一组本地协议，不存在 AXI4 的 AW/AR/W/R 通道。搜索引擎里常见的 DDR3 读写控制实现 Verilog 代码，如果是 7 系列工程搬来的，直接套会编译不过；命令和数据通路要按本地接口重写。

选型时翻 xilinx 的选型手册可以确认，Spartan-6 有 LX9、LX16、LX45 等多个型号，DDR3 位宽和 bank 数区别明显。LX9 的 MCB 经常配置为 8 或 16 bit，LX45 能配到 32 bit，PCB 上常见两片 16 bit 拼 32 bit。开发板原理图决定了 MIG 里“组件拓扑”怎么选，例程里的 DDR3 代码拿到另一块板上，端口位宽和地址位宽都要对一遍。

2.2 ISE 14.7 与 IP 核的配套：MIG、ChipScope、Core Generator

搜索 xilinx ise14.7 安装教程时，会看到一堆关于 license 和安装路径的提示，这里只强调两点。第一，安装包选 System Edition，因为它包含 ChipScope Pro 和完整的 Core Generator，Spartan-6 调试离不开它们。第二，ISE 14.7 是最后支持 Spartan-6 的版本，之后的 Vivado 不再支持这个器件，所以工具链没有“升级”一说，用稳定环境反而少踩坑。

例程合集中的 MIG IP 是用某个 ISE 小版本生成的，直接沿用 .ngc 网表通常不靠谱，跨版本跑会有“Signal mismatch”之类问题。我一般会在 Core Generator 里按原工程端口重新生成一次，再和源码目录里的 .v 顶层文件对照，逐信号确认。IP 核在这类老平台上是“接口固定、内部黑盒”，比改代码更重要的，是把端口列表和约束文件对齐。

2.3 例程的分类：外设、接口、高速存储

拿到 30 个例程先归类，分类的目的是排一个由浅入深的验证顺序。大多数开发板合集可以分成三组。

外设例程的价值不只是“点灯”，它们承担探针作用。下载一个 UART 回环例程能同时验证 JTAG 链路、时钟、复位和串口通路；带着这套底座去调试 DDR3，遇到不工作时至少能排除板级故障。很多人直接把千兆以太网例程烧进去，板子毫无反应，结果查了半天代码，最后发现是 PHY 芯片的复位电路和时钟配置问题——如果先跑 UART，这类问题早就暴露了。

2.4 建一个干净的工程：目录划分与 UCF 约束

把例程整理成 src、ip、ucf、sim 四个目录，后面排错会快很多。“怎么知道 Xilinx XDMA 有没有工作起来”这类问题在 Spartan-6 上不常见，但工程组织原则一样：源码、IP、约束、仿真各自独立，顶层模块只做实例化，不做逻辑堆叠。

fpga_prj/ src/ # verilog 源码 ip/ # MIG、PLL、FIFO 等 IP ucf/ # 引脚与时序约束 sim/ # testbench 与仿真脚本

Spartan-6 的约束用 UCF 语法，和 Vivado 的 XDC 差异很大。下面是一个 50MHz 系统时钟和输入延时的约束例子：

NET "clk_50m" TNM_NET = "sys_clk_pin"; TIMESPEC TS_sys_clk = PERIOD "sys_clk_pin" 20 ns HIGH 50%; NET "ddr3_ck_p" LOC = A9; NET "ddr3_ck_n" LOC = B9; NET "eth_rx_clk" OFFSET = IN 2.6 ns VALID 4 ns BEFORE "eth_rx_clk";

这里 LOC 必须对照开发板原理图填写，A9/B9 只作为举例。TIMESPEC 的 PERIOD 与外部时钟频率一一对应，50MHz 是 20ns，125MHz 就改成 8ns。第三行 OFFSET 是给 RGMII 输入时钟的，2.6ns 建立、4ns 有效来自 PHY 数据手册；数值抄错或者不写，以太网高速收包会偶发字节错位。

3. DDR3 读写控制 Verilog 实现：从 MIG 配置到回环自检

3.1 MIG 生成 DDR3 控制器时要填的四个决定项

打开 MIG 配置界面，指标很多，真正决定“能不能跑”的是四项：器件型号、内存型号、DDR 频率、位宽拓扑。器件型号选错，MCB 引脚分配和时序表不匹配，初始化训练很难通过。内存型号决定 tRCD、tRP、tRFC 这些时序参数，MIG 会根据选中的颗粒自动填好，不需要手改；但型号错了所有自动值都错，所以第一件事是看清板上颗粒的丝印。

频率建议从 Datasheet 下限开始设：Spartan-6 上 DDR3 常用 400MHz 或 533MHz（对应 DDR3-800/1066），等回环自检通过再往上拉。位宽拓扑则完全由 PCB 决定：如果开发板上是两片 16bit DDR3 拼 32bit，MIG 里就要选 2 x 16 的组件拓扑。这里顺带解释一下 DDR2、DDR3、DDR4 的区别：三者的预取长度、工作电压（1.8V/1.5V/1.2V）和内部 bank 组织都不同，所以 MIG 配置不能跨代套用。三星 DDR3 颗粒命名规则在选型手册里能查到细节，实践里只要照着板上型号选对即可。

3.2 app_af 与 app_wdf：命令和数据为什么分开

Spartan-6 MIG 用户接口的写操作有两套通路：app_af 是命令地址，app_wdf 是写数据。这样拆分是为了匹配 DDR3 时序——命令发出后，数据不一定要同时出现，控制器允许数据晚几个周期到达。但很多刚上手的人把 app_af_wren 和 app_wdf_wren 连成同一个信号，导致命令和数据同时到达，控制器被迫插入气泡，写入带宽掉一截。

// 命令通道：FIFO 未满就发写命令 assign app_af_cmd = 3'b000; // Write assign app_af_addr = wr_addr_reg; assign app_af_wren = tx_busy && !app_af_afull; // 数据通道：命令发出后延迟两拍再写数据 reg [1:0] wdf_delay; always @(posedge user_clk) begin wdf_delay <= {wdf_delay[0], app_af_wren}; end assign app_wdf_wren = wdf_delay[1] && !app_wdf_afull; assign app_wdf_data = wr_data_reg; assign app_wdf_end = app_wdf_wren;

代码里 tx_busy 表示上层有突发要发，app_af_afull 和 app_wdf_afull 分别是两条通道的空满标志。wdf_delay 把数据延迟两拍，这种错峰写法能明显提升写吞吐。需要特别注意地址问题：DDR3 地址在颗粒内部按 bank、row、column 排列，MIG 会完成映射，但用户侧地址仍要按配置的地址线宽度给，而且写突发长度必须对齐到 8，长度不足时补零或者单独发短突发。

3.3 用异步 FIFO 把时钟域切开

DDR3 用户时钟一般来自 MIG 输出，和以太网 MAC 的 125MHz 不是同一个源，跨时钟域必须用异步 FIFO。例程里大量用到 FIFO 的 Verilog 实现，但多数情况直接例化 Xilinx FIFO Generator 更稳，关键是把两个参数调对。

第一个是 almost full 阈值。写 DDR3 时，几乎满标志要比真正满提前 4~8 拍拉高，因为从读到标志到停止写入还有流水延迟；阈值设得太小，高速写入会丢最后一笔数据。第二个是位宽。DDR3 用户数据如果是 64bit，MAC 侧最好把 8bit 拼成 64bit 再进 FIFO，减少写侧时钟频率压力。

async_fifo #(.DW(64), .DEPTH(1024)) u_wr_fifo ( .wr_clk (mac_clk), // 125MHz .wr_en (mac_vld), .din (mac_data_64), .almost_full (mac_pause), // 反压上游 .rd_clk (mig_user_clk), // MIG 用户时钟 .rd_en (fifo_rd_req), .dout (fifo_rd_data) );

mac_pause 反馈给 MAC 状态机时，不要在这里直接停掉整个收发，而是等当前帧写完再拉反压。实战中，如果 DDR3 写带宽不够，观察 almost_full 会发现它长期处于高电平，问题就不在 FIFO 深度，而在上游数据速率超过 DDR3 平均带宽，需要优化突发效率。

3.4 回环自检：伪随机数比计数器可靠

验证 DDR3 用户接口最直接的方法是写数据、读回来比较。比较的数据源建议用 LFSR 伪随机数，而不是顺序递增的计数器。顺序计数的相邻数据只有最低位变化，数据线粘连或者地址错位时很难暴露；伪随机数相邻值相关性低，任何一位翻转都会被比对电路的差异计数抓到。

reg [63:0] lfsr; always @(posedge user_clk) begin if (!rst_n) lfsr <= 64'h0123456789ABCDEF; else if (wr_en) lfsr <= {lfsr[62:0], ^lfsr[63:62]}; end wire [63:0] wr_data = lfsr; // 读出后与相同递推的期望值比较 always @(posedge user_clk) begin if (rd_valid && rd_data !== lfsr_expect) err_cnt <= err_cnt + 1; end

上面这段递推用两个反馈抽头生成 64bit 伪随机序列，lfsr_expect 由另一个同样的 LFSR 在读状态产生。仿真时先让回环覆盖一小块地址区间，比如 1MB，再逐步扩大到整个地址空间。每扩大一次，连续读写几小时不出现 err_cnt 增长，才能算 DDR3 写控制基本稳定；之后再加入“写一段、读一段交替”的并发场景，模拟真实视频或网络数据流的混合访问。

3.5 写读并发时的地址管理

前面的回环是“写满一块再读一块”，真实场景更像边收边写、边读边发。这时要保护地址区间：例程里常见做法是把 DDR3 分成两个半区，收包 DMA 写 A 区时，发包逻辑读 B 区，完成后再交换。用两个地址指针加一个乒乓标志，比维护环形缓冲的“空满”判断简单，也不会出现读到的数据被新数据覆盖。

reg pingpong; wire [31:0] wr_region = pingpong ? BASE_B : BASE_A; wire [31:0] rd_region = pingpong ? BASE_A : BASE_B;

交换时机由帧计数或者帧尾标志触发。这里要等当前帧完全写完再翻转，否则 DDR3 突发写到一半切换 region，会把两帧数据混在同一个 burst 里。

4. 千兆以太网 RGMII 收发与 DDR3 联动：MAC 状态机与丢包排查

4.1 在 Spartan-6 上做千兆以太网的三种路径

Spartan-6 没有把 PHY 集成在芯片里，开发板上的千兆以太网通常由 FPGA 里的 MAC 逻辑加外部 PHY 组成，PHY 常见型号是 RTL8211E 或 88E1111，接口选择 RGMII 或 GMII。实现 MAC 有三条路径：用 Xilinx 的 Tri-Mode Ethernet MAC IP，功能完整但配置复杂；用开源 MAC，灵活但时序收敛要自己处理；自己在 Verilog 里写简化版 MAC，这是 30 个例程合集里最常见的方式。

简化版 MAC 一般只处理 UDP 协议，把物理层帧头、IP 头和 UDP 头解析完，payload 直接交给上层接口。它不做 TCP 的乱序重传，可靠性由应用层保证，但对学习“从线缆到 DDR3 的整条数据通路”已经足够。路径选择不必纠结，选自己写状态机，每个字节都能在 ChipScope 里看到，这比直接调用现成 IP 学得快。

4.2 RGMII 接收状态机的拆双沿逻辑

RGMII 在 1000M 模式下只有 4bit 数据线，靠时钟双沿在一个周期内传一个字节。接收端第一步就是把上升沿和下降沿采到的 4bit 拼成 8bit。

reg [3:0] rx_data_re, rx_data_fe; always @(posedge eth_rx_clk) begin rx_data_re <= eth_rxd; // 上升沿数据 end always @(negedge eth_rx_clk) begin rx_data_fe <= eth_rxd; // 下降沿数据 end wire [7:0] rx_byte = {rx_data_fe[3:0], rx_data_re[3:0]};

这段代码逻辑本身很简单，真正影响它工作的是时钟和数据之间的相位。RGMII 规定接收时钟由 PHY 提供，数据相对时钟只有 1ns 多的建立/保持窗口；PCB 走线长度或者 PHY 的 delay 配置稍有偏差，拼出来的字节就会错位，CRC 错误随之增长。处理办法是在 UCF 里对输入数据加 OFFSET 约束，数值从 PHY 手册查，例如前面 2.4 节的OFFSET = IN 2.6 ns VALID 4 ns。如果改了多次仍随机错，优先检查 PHY 的 RXDLY 引脚或寄存器配置，而不是动 Verilog。

4.3 PHY 到 DDR3：一个足够用的收包搬运方案

收到完整以太网帧后，需要把有效数据写进 DDR3。最简单的方案是：MAC 里先用一个 Block RAM FIFO 暂存一帧，等帧尾有效后一次性突发写入 DDR3。

reg [31:0] base_addr_reg; always @(posedge user_clk) begin if (rx_frame_end) begin ddr_wr_addr <= base_addr_reg; ddr_wr_len <= rx_frame_cnt; // 对齐 8 base_addr_reg <= base_addr_reg + rx_frame_cnt; end end

rx_frame_cnt 是帧长度，写 DDR3 之前要先补零到 8 的整数倍。不要用单字节写入 DDR3，MCB 对单字节访问效率极低；一帧攒在 FIFO 里，再按 64bit、长度 8 的整数倍突发写，一个 1024 字节的包只需 16 次突发，带宽利用率能到九成以上。帧到达和 DDR3 写在两个时钟域，所以 FIFO 必须用前面 3.3 节提到的异步 FIFO；帧缓存同时兼起弹性缓冲，避免 DDR3 忙时丢包。

4.4 千兆以太网丢包排查的六个检查点

联调时丢包的原因，超过一半不在 DDR3，而在以太网链路本身。建议按下面的顺序看信号和寄存器。第一个是 PHY 的 link 状态，读 PHY 寄存器 0x1 的 bit2，或者看板载 link 灯；link 都没起来，后面全是白调。第二个是 CRC 错误，在 FPGA 里例化一个 CRC-Verilog 生成器做逐帧校验，CRC 持续报错就回到 4.2 节查 RGMII 相位。第三个是 IP 头校验和，Linux 收到校验和错的包会直接丢弃，现象是 ping 不通但 link 和 CRC 都正常。第四个是 MAC 过滤逻辑，例程里常默认只收本机 MAC，结果换个板卡就全丢了。

第五个是 DDR3 写带宽，用千兆流量计观察吞吐，Spartan-6 上 UDP 收包写入 DDR3 能到 800Mbps 已经不错，持续掉包时要看 app_af_afull 是否长期为高。第六个是 PHY 复位时序，FPGA 逻辑启动比 PHY 快，如果配置 PHY 寄存器时它还没准备好，配置就写空了；PHY 复位释放要比 FPGA 初始化晚几毫秒。六个点按顺序查完，大多数“千兆不通”问题都能定位，不需要盲改代码。

5. 让 30 个例程变成自己的基座：跑通、看波形、改参数

5.1 在 ChipScope 里抓事件而不是整段波形

用 ChipScope 观察 DDR3 时，不要把 app_rd_data 整段抓下来，64bit 采样会很快耗尽 Buffer。正确做法是只抓几个关键事件，比如 app_af_wren、app_wdf_wren、app_rd_valid 三个信号，触发条件设为三者同时有效，这样能捕获到一次完整的写读回环。然后看 app_af_afull 的占空比，如果长期为高，说明 DDR3 带宽已到极限；偶发拉高说明突发调度还有优化空间，可以把 FIFO 阈值调大再试一次。

5.2 用计数器注射法验证链路带宽

DDR3 回环通过后，在以太网例程的 UDP payload 尾部加一个 32bit 帧序号。发送端每帧递增，接收端用 Wireshark 检查序号是否连续。把 payload 从 64 字节逐步加到 1472 字节，每档跑一分钟。序号断点出现的载荷长度，就是这条链路的实际能力线。如果 512 字节正常、1024 字节丢包，说明瓶颈大概率在 RGMII 相位或 DDR3 写带宽，而不是 MAC 逻辑本身。

assign udp_seq = tx_frame_cnt[31:0];

这个注入方法不改任何协议，只是把测试序列放进载荷，是排查吞吐问题最廉价的手段。通过后再去掉序号，换成真实图像或采样数据，链路行为基本不会变化。

5.3 把黑盒 IP 重写成可见模块

最后一个建议，是把例程里的黑盒 IP 逐步拆掉。MIG 属于硬核配套，不方便拆，但 CRC-Verilog 生成器生成的校验模块、异步 FIFO 的 Verilog 实现、UART 的多字节收发状态机，都可以用自己写的替代。图像例程里的滑动窗口滤波 Verilog 模块，本质是行缓存加 DDR3 帧缓存，也可以按同样思路替换成自己的实现。每替换一个模块，就在 ChipScope 里观察一次它前后的有效信号，确认行为一致。做这件事的意义，是把例程从“能跑”变成“可控”——所有逻辑都暴露在源码下，DDR3 和以太网之间任一步骤都能断点定位。如果身边有人讨论 Chisel 生成 RTL 与原生 Verilog 开发的区别，在 Spartan-6 老例程上答案很明确：IP、约束和调试环境全部围绕原生 Verilog 建立，替换和验证都只能在 Verilog 语境里完成。跟着这个顺序把 30 个例程过一遍，你会得到一套随时能改、能上板验证的高速数据通路模板；这套板卡上真正值得带走的，是 DDR3 与以太网之间的握手方式。

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