RISC-V五级流水线CPU设计：从源码到仿真的完整拆解

简介：基于RISC-V的五级流水线CPU设计源码与项目说明包，面向计算机体系结构学习者、数字IC设计初学者及课程设计人员，提供一套可直接运行和验证的CPU完整实现。包内共有98个文件，涵盖27个Verilog源码文件（包括IFU、IDU、EXU、MEMU、CU等主要流水线模块）、55个txt测试与说明文本、bat仿真脚本、Makefile，以及PDF格式的RISC-V技术手册，整体大小约12.47MB。已有449人浏览学习，适合在Windows或Ubuntu环境下结合iverilog、Verilator进行仿真，项目说明文件也清晰梳理了各模块功能与执行流程。资源不仅包含完整RTL代码和测试平台，还提供run.bat、test.bat及Makefile等不同仿真方式，并附带《RISC-V Reader》中文版等参考资料，可帮助读者深入理解取指、译码、执行、访存、回写五个阶段的流水线设计思路，是入门RISC-V CPU设计不可多得的实战素材。

1. 五级流水线CPU设计：从“能跑”到“看懂每一拍”的门槛

拿到“基于RISC-V的一个简单的五级流水线CPU设计源码+项目说明.zip”这份压缩包，多数人第一反应是双击 README，找波形截图和运行步骤。但真正决定这份源码价值的，不是它能不能仿真通过，而是你能不能讲清楚一条add指令从取指到写回，每一拍在哪个模块里、流过哪些信号。五级流水线CPU设计是RISC-V学习路径上绕不开的一站，它把计算机体系结构教材里的冒险、转发、气泡、分支预测这些概念，第一次变成可仿真的硬件。这篇文章的目标读者是两类人：一类是做课程设计或毕业设计的学生，想从源码和项目说明里找到可复现的落点；另一类是工作三五年后想补硬件底子的工程师，想搞清一条指令从取指到写回的完整生命周期，而不是停留在概念层面。你不需要有一块FPGA开发板，仿真工具就够用。

2. 从MIPS到RISC-V：五级流水线CPU的结构与时序拆解

2.1 为什么选择RISC-V而不是MIPS

经典教材讲五级流水线时多用MIPS，因为它结构规整、指令编码简单。但 RISC-V 的 RV32I 基础指令集有更好的教学特性：指令格式统一为六种类型，寄存器堆读写端口规则一致，且没有MIPS里让人头疼的延迟槽。RISC-V 的控制信号数量远少于 x86，译码逻辑可以控制在一个always块内完成。对于“一个简单的五级流水线CPU”这个目标，RV32I 的子集——add/sub/and/or/lw/sw/beq/bne——已经能把数据冒险、控制冒险和转发路径全部体现出来。你不需要实现乘除法、不支持浮点也没有关系，因为项目的核心不在一两条复杂指令的微架构，而在流水线数据通路的完整性和冒险处理的正确性。

RV32I 的寄存器堆是 32 个 32 位整数寄存器，x0硬连线为 0。这一条规则在写转发逻辑时很关键，因为转发条件里必须排除目标寄存器为x0的情况——对x0写结果没有任何意义，但如果不加判断，处理器会错误地把转发数据送到后续指令的源操作数上。这是新手最容易忽略的边界条件。

2.2 五级流水线的级间寄存器与时序约定

五级流水线把指令生命周期切成取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）五段，每一级之间都用一组流水线寄存器保存中间结果。级间寄存器是这份设计里的核心资产，它们的信号命名通常叫IF/ID、ID/EX、EX/MEM、MEM/WB，分别锁存PC值、指令编码、ALU控制信号、访存数据和写回数据。级间寄存器必须在时钟上升沿采样，而且必须在使能信号有效时才更新，否则就会丢掉一拍数据。

下表是一份常见的模块划分，项目说明里的结构图一般也会按这个粒度组织：

时序约定上，常见做法是寄存器堆“上升沿读、上升沿写”，也就是读操作数读到的是旧值，写回的新值在下一个周期才可见。这种约定简化了时序，代价是相邻指令间如果存在数据依赖，必须靠转发或者气泡来兜底。如果寄存器堆采用“写优先”结构，同一周期内先写后读，某些RAW冒险可以直接消解，但控制逻辑会复杂一些。课程设计里多数选择前者，因为这个方案更容易在一周内调通。

2.3 指令存储器和数据存储器怎么接进流水线

标题里的“存储器与CPU的连接”并不是说什么神秘机制。五级流水线能够成立的前提，是指令存储器和数据存储器物理上分开——取指与访存同时进行，互不占用对方的读写端口。指令存储器是只读的，组合逻辑输出即可，不需要写使能；数据存储器则需要读写控制信号，宽度统一为 32 位。二者共用同一条地址总线的好处在单周期CPU里无所谓，但在流水线里会直接造成结构冒险，所以源码里一定会把它们拆成两个独立模块。

连接方式一般是：IF级把PC高地址送给指令存储器，读出32位指令；MEM级把ALU计算结果作为地址送给数据存储器，配合MemRead、MemWrite两个控制信号决定读写动作。这里有个细节值得注意，数据存储器地址默认按字节编址，所以lw和sw的地址必须是4的倍数。如果项目说明里没有做非对齐访问支持，那么答案就是“不支持”，遇到奇数地址会读到错误数据。

3. 源码落地：取指、译码、ALU控制与寄存器堆的实现

3.1 IF/ID寄存器与流水线控制握手

IF/ID寄存器位于取指级和译码级之间，它的职责是锁存当前指令和它的PC值，供译码级使用。更重要的，它是流水线暂停机制的执行者。看这份源码时，第一个该找的就是这个模块的输入端口，里面一定有stall和flush两个信号。前者在数据冒险发生时冻结取指和译码，后者在分支跳转时清空已经取进来的错误指令。一个最小实现长这样：

module if_id_reg( input wire clk, input wire rst_n, input wire flush, input wire stall, input wire [31:0] pc_if, input wire [31:0] instr_if, output reg [31:0] pc_id, output reg [31:0] instr_id ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin pc_id <= 32'h0; instr_id <= 32'h0; end else if (flush) begin pc_id <= 32'h0; // 控制冒险：作废已取指指令 instr_id <= 32'h0; end else if (!stall) begin pc_id <= pc_if; // stall 为 1 时保持原值 instr_id <= instr_if; end end endmodule

这里flush的优先级高于stall，因为分支指令在EX级被确认跳转时，IF/ID寄存器里存的是一条已废弃的指令，必须无条件清空。stall则用于load-use冒险，此时不只是IF/ID要停，ID/EX也要冻结，但EX级已经准备好的数据不能丢，所以控制逻辑要同时锁存两级。很多初学者只给IF/ID加stall，导致ID/EX里的指令被重复发射，这是最常见的错误之一。需要注意instr_id被置零的效果——编码全为0的指令在RISC-V里是addi x0, x0, 0，它的执行结果不写寄存器、不访存、不改变PC，天然是一张“空操作卡”。

3.2 立即数生成：I/S/B型的一体化实现

RV32I指令格式复用同一组字段位置，所以立即数扩展可以写在一个组合逻辑块里，由funct3和opcode共同决定。这是译码级最容易被粗心大意写错的部分，因为S型和B型的立即数位序不是直接相连的。以sw指令为例，指令编码的[31:25]是立即数的高7位，[11:7]是低5位；而beq的立即数还要拼进一个第0位作为偶数对齐的0。标准的生成逻辑如下：

always @(*) begin case (opcode) 7'b0000011: imm = {{20{instr[31]}}, instr[31:20]}; // I型: lw 7'b0010011: imm = {{20{instr[31]}}, instr[31:20]}; // I型: addi 7'b0100011: imm = {{20{instr[31]}}, instr[31:25], instr[11:7]}; // S型: sw 7'b1100011: imm = {{20{instr[31]}}, instr[7], instr[30:25], instr[11:8], 1'b0}; // B型: beq/bne default: imm = 32'h0; endcase end

三段式拼接不是随意写的，它严格对应RISC-V手册里Sign-extended immediate的排布。B型立即数去掉最低位后是12位，但实际只需要11位数据，第0位永远是0，因为分支目标地址要求偶数对齐。{{20{instr[31]}}}是符号扩展，把第31位复制20份填满高20位，这样blt这类带符号比较的负数偏移才能正确跳转。调试这段代码的时候，最直接的验证方式是拿sw x1, 8(x2)的机器码0x00112423反向解出立即数8，检查输出是否等于32'h8。

3.3 ALU控制真值表与存储访问控制

ALU控制信号一般由两部分组成：译码级根据指令类型给出一个alu_op，EX级再根据funct7和funct3细化为实际操作。两层控制的好处是译码级不需要看到完整的指令编码，可以提前生成。一个精简的ALU控制表如下：

// alu_op 是译码级给出的操作类型 // funct7 和 funct3 来自ID/EX寄存器里的指令编码 always @(*) begin case ({alu_op, funct7, funct3}) 13'b000_0000000_000: alu_ctrl = 4'b0000; // add 13'b000_0100000_000: alu_ctrl = 4'b0001; // sub 13'b000_0000000_111: alu_ctrl = 4'b0010; // and 13'b000_0000000_110: alu_ctrl = 4'b0011; // or 13'b001_xxxxxxxx_xxx: alu_ctrl = 4'b0000; // lw/sw: 地址相加 default: alu_ctrl = 4'b0000; endcase end

alu_op只有两位，00表示读写存储器，01表示寄存器-寄存器运算，10表示分支比较，这样设计的好处是译码级不需要等待立即数生成，直接输出一个粗粒度的操作类别。分支指令的ALU比较也复用这里的减法逻辑，判断sub结果是否为0来区分beq和bne，不必另起炉灶做单独的比较器。

数据存储器的访问控制则相对简单，只有在MemWrite=1且funct3=3'b010（即字）时才允许写入32位数据。如果项目说明里没有给出sb、sh的半字/字节写支持，那数据存储器可以直接做成宽度32位、地址按字节对齐的简单RAM，接口如下：

module data_mem( input wire clk, input wire memwrite, input wire memread, input wire [31:0] addr, input wire [31:0] wdata, output wire [31:0] rdata ); reg [31:0] ram [0:1023]; // 4KB 数据空间 assign rdata = memread ? ram[addr[11:2]] : 32'h0; always @(posedge clk) begin if (memwrite) ram[addr[11:2]] <= wdata; end endmodule

addr[11:2]这一步是把字节地址切到字地址，相当于除以4。如果指令里lw地址不是4的倍数，addr[1:0]非零，这里会静默取到错误的数据，这是一个知名的坑。建议在仿真阶段专门构造几个非对齐地址的测试用例，确认处理器的行为是否符合预期，而不是直接假装它支持任意地址访问。

4. 冒险处理：数据转发、气泡插入与控制冒险消解

4.1 数据冒险的检测条件与转发路径

五级流水线里的数据冒险基本是RAW（读后写）型——后一条指令要读的寄存器，前一条指令还没写到寄存器堆。比如add x1, x2, x3后面紧跟sub x4, x1, x5，sub在ID级读x1时，add的写回结果还在EX级以后，直接读寄存器堆只能拿到旧值。解决这个问题的标准手段是转发（forwarding），把仍在流水线里的计算结果从EX/MEM或MEM/WB寄存器里直接送到EX级的ALU输入端。

转发逻辑挂在EX级，核心是两组比较：

// EX/MEM级的结果是否要转发给当前EX级 wire fwd_a_from_ex = (exmem_regwrite) && (exmem_rd != 5'b0) && (exmem_rd == idex_rs1); wire fwd_a_from_mem = (memwb_regwrite) && (memwb_rd != 5'b0) && (memwb_rd == idex_rs1);

转发MUX按fwd_a和fwd_b的取值选择数据来源，这一般写在EX级的输入侧，优先级是“更近的流水级优先”，也就是说EX/MEM的转发优先级高于MEM/WB。因为EX/MEM里的结果更新，如果两个来源都命中了同一个寄存器号，取更近的那个才对。exmem_rd != 5'b0这个判断不可省略，否则把加法器算出的无用结果转给后续指令，会隐蔽地破坏正确性。

4.2 load-use冒险：什么时候必须暂停流水线

转发不能解决所有问题，典型的例外是load-use冒险——lw后面紧接着用它的结果做运算。lw的数据在MEM级末尾才从数据存储器读出来，而紧随其后的指令在EX级开头就需要这个数据，中间隔了整整一个周期，转发线根本来不及搭。此时只能插入一个气泡，让流水线暂停一拍，等待数据从MEM/WB寄存器转发出来。

冒险检测的逻辑条件有固定套路：

wire stall = idex_memread && (idex_rd == ifid_rs1 || idex_rd == ifid_rs2) && (idex_rd != 5'b0);

idex_memread表示ID/EX寄存器里这条指令确实是lw，只有这种情况才必须暂停。如果EX级是一条add，它的结果可以通过转发路径在下一拍送到EX级，不需要暂停。检测出冒险后，控制逻辑把IF/ID寄存器的stall置1，把ID/EX寄存器的控制信号全部清零，同时保持PC不更新，这样相当于把lw后面的那条指令打入一条空操作，机械地空出一拍。项目说明里如果没有单独画这个状态转移图，你只需要记住一个结论：暂停时空操作在最靠近EX级的位置插入，而不是在IF/ID处插入。

4.3 控制冒险与分支延迟槽的选择

分支指令在EX级计算目标地址和比较结果，这意味着分支后面的三条指令（IF、ID、EX）都已经进了流水线，必须在分支判决出来时被废弃。常见的处理有两种：一是无条件插入两个气泡，物理上冲刷掉后面两条错取的指令，代价是每次分支多花2个周期；二是把分支地址计算前移到ID级，用额外的加法器和比较器提前判决，这样只需要冲刷一条指令，残布一个气泡就够了。RISC-V的beq、bne用的是通用寄存器和立即数的比较，如果能保证两个源操作数在ID级已经就绪，前移是完全可行的。很多“简单五级流水线”项目采用第一种方案，因为它的控制逻辑最少、最不容易出错。

但是，如果你要设计的分支目标地址依赖前面指令的ALU结果，例如beq x1, x2中的x1是上一条add写入的，那么分支前移就会受制于数据冒险。这时需要在分支检测单元里也加入转发判断，否则会拿到旧值。一个工程上的折中做法是保持分支在EX级，但把分支条件判断和地址计算做成独立逻辑块，不占用ALU资源，同时对所有跳转指令统一插入两个气泡。这种方式的最大好处是代码结构清晰——你只需要在Branch信号有效时，对IF/ID和ID/EX同时执行flush，就能保证流水线状态收敛。

5. 仿真验证与进阶：从波形里确认每一拍的正确行为

5.1 最小可复现的iverilog仿真命令

拿到源码后，第一件事不是打开vivado建工程，而是用轻量工具快速跑一遍逻辑仿真。常见做法是用 iverilog 编译全部.v文件和测试平台，然后生成 VCD 波形文件，再做断言检查。下面的命令可以直接执行：

iverilog -o tb_cpu tb_cpu.v cpu.v if_id_reg.v id_ex_reg.v \ ex_mem_reg.v mem_wb_reg.v regfile.v alu.v data_mem.v vvp tb_cpu gtkwave tb_cpu.vcd

iverilog的-o指定编译输出文件名，vvp运行编译好的仿真可执行文件，gtkwave是轻量波形查看器。这三个工具都是免费跨平台的，在 Ubuntu/Debian 上一条sudo apt install iverilog gtkwave就能装齐。如果你的开发环境是 Windows，也可以装 Icarus Verilog 的 Windows 版本，命令行为完全一致。测试平台里至少要写一个$monitor或$display打印寄存器堆的写回变动，方便在波形之外快速定位哪一层开始出错。

5.2 三个值得单独拉出来看的检查点

第一个检查点是beq跳转后的PC曲线。在波形窗口里选中pc信号和branch_taken信号，确认跳转发生时PC直接变成目标地址，而不是顺序加4后再跳。第二个检查点是lw后紧跟使用的暂停动作，观察stall信号拉高的周期里，IF/ID寄存器的instr_id是否被清零，且EX级的ALU操作数是否在下一拍正确出现了来自数据存储器的值。第三个检查点是指令编码为0的空操作，这类指令必须在流水线里畅通无阻地流过，不改变任何寄存器或存储器内容。三个点都验证通过，基本能确认这份设计不是“看起来能跑”，而是真正符合五级流水线的行为。

如果调试过程中想自动化，可以写一个简单的独立测试脚本，用Python列举所有指令组合，期望值由指令集模拟器给出，再和仿真结果逐条比对。这个脚本就是手写CPU到可运行操作系统的桥——当你把lw、sw、beq全部验证完，下一步可以尝试加载一段冒泡排序程序，再扩展到在CPU上跑freeRTOS的调度器代码，看的就不再是指令级正确，而是系统级正确。

5.3 往上走的方向：RV32I补全与AXI接口

五级流水线跑通之后，最自然的延伸是补全RV32I剩余指令——jal、jalr、lb/lbu/lh/lhu、slt/sltu等。jalr是重点也是难点，因为它同时涉及寄存器间接跳转和返回地址写回，控制信号需要同时更新PC和寄存器堆写数据MUX。另一个方向是给数据存储器换上 AXI4-Lite 接口，彻底解决访存时序和外部设备连接问题，这是从“CPU核心”走向“SoC”的关键一步。最后，也可以用CHISEL把Verilog版重写成硬件构造语言版本，利用它的参数化能力生成可配置流水线深度的处理器，进而拥抱更现代的数字设计流程。

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