Ka波段功放直通模式通孔电容降低功合器插损

简介：本资源面向毫米波射频集成电路设计与功率放大器方向的研究生、工程师及科研人员，聚焦Ka波段功放设计中功率合成器损耗与匹配网络寄生效应偏大这一工程难题，给出一套基于WIN 0.15μm GaAs pHEMT E-Mode工艺的完整设计思路与验证结果，可用于课题复现、方案参考与论文写作借鉴。压缩包内共1个文件，为docx格式的技术文档，整体约1.25MB，内容以电路结构、输出级八路功合器、匹配电容优化及电磁仿真对比为主线。文档提出一种针对直通模式通孔电容的改进技术，通过去除地通孔顶层金属与层间通孔、换入所需电介质层并铺设大块连续顶层金属，将匹配网络寄生耦合电容由31fF降至11fF，改进功合器在30～40GHz内仅引入0.1～0.5dB插入损耗。实测功放在33～37GHz内小信号增益31±1dB，输出回波损耗小于-10dB，饱和输出功率31.8dBm，功率附加效率23.5%，并附有双匹配网络模型与负载牵引等仿真过程，便于读者直接对照理解设计取舍。目前已有168人学习下载。

1. 仿真 PAE 30% 实测只剩 20%：Ka 波段功放的损耗藏在哪

很多做毫米波功放的人都有类似经历：ADS 里把晶体管偏到 AB 类，PAE 曲线拉到 30% 以上，等芯片从流片厂回来一测，PAE 掉到 20% 出头，饱和功率也短了一截。第一反应通常是去查管子模型准不准、去嵌有没有做错、探针校准件是不是老化。但把功合器的版图单独提出来跑一次电磁仿真，往往会发现问题根本不在有源器件上——输出级八路功合器的插入损耗比理想值 -9 dB 多出了 2~3 dB，而贡献这 2~3 dB 的，正是匹配网络里那几颗飞法级的直通模式通孔电容（MIM VIA）。

这篇要拆的就是这件事：基于 WIN 0.15 μm GaAs pHEMT E-Mode 工艺，33~37 GHz 频段、饱和输出功率 31.8 dBm、峰值 PAE 23.5% 的 Ka 波段功放，核心创新是对直通模式通孔电容做了一次结构级改进，把八路功合器的寄生耦合从 31 fF 压到 11 fF，让 35 GHz 中心频点的插入损耗改善 0.8 dB。适合正在做 Ka 波段乃至更高频段 MMIC 功放、被功合器损耗和寄生耦合卡住的从业者看。读完应该能复现整套负载牵引取阻抗、功合器建模、Ceq 拟合、版图处理的流程。

2. Ka 波段指标拆解与 0.15 μm GaAs pHEMT 工艺选型

先把指标本身拆开看，才知道后面的电路结构为什么长成那样。Psat>31 dBm 意味着输出级线性功率约 1.26 W，PAE>20% 意味着漏极直流功耗至少要压到 6 W 附近；再叠上 33~37 GHz 这个接近 12% 的相对带宽，能选的工艺其实不多。

2.1 为什么不是整个 Ka 波段而是 33~37 GHz

Ka 波段覆盖 26.5~40 GHz，但工程上很少做全段。两个原因。一是雨衰：Ka 波段波长量级与雨滴特征尺寸接近，长距离链路在 30 GHz 以下的雨衰反而没有想象中那么突出，运营商更愿意把备受欢迎的 5G NR n260（37~40 GHz）和卫星通信的 27.5~31 GHz 分开做，中间留空。二是工艺拐点：0.15 μm pHEMT 的 fmax 一般在 120~150 GHz 区间，取 1/4 到 1/3 的工作点，落在 33~37 GHz 时增益、效率和击穿电压的折中最舒服。把带宽压到 4 GHz，匹配网络不需要做很宽的宽带匹配，输出级就可以牺牲一点带宽换效率。

2.2 E-mode pHEMT 相对 SiGe、GaN 的取舍

GaAs E-mode 的好处是增强型、单电源、偏置网络简单，对 4 级级联的驱动级设计尤其友好；缺点是功率密度不如 GaN，只能靠多管合成把 1 W 级功率堆出来，这也就把功合器的损耗问题直接推到了台前。

2.3 从 Psat 和 PAE 反推总栅宽与管数

输出级单管选 6×90 μm，即 6 指、单指栅宽 90 μm，总栅宽 540 μm。这是毫米波功放的常见值：单指太宽会让分布效应（尤其栅电阻）显著，单指太窄会让总栅宽要靠更多指，金属互连寄生起来。输出级 8 管合计总栅宽 4.32 mm，配合 3.7 V 漏压，能支撑到 1 W 级的饱和功率。前三级用指数级配（比如 1:2:4），把驱动能力逐级放大，同时保证每级都工作在接近压缩点前的线性区。

提示：栅宽选择不是算出来的，是牵出来的。先按功率密度估一个值，再用负载牵引把末级最佳负载阻抗推出来，回头校核栅宽，迭代两到三轮基本收敛。

3. 四级共源级联的偏置与 RC 稳定网络设计

结构定下来之后，真正决定能不能一次流片成功的是偏置和稳定性。Ka 波段功放最怕两件事：低频自激和级间耦合。前者让整片报废，后者把增益平坦度做花。

3.1 AB 类工作点与 3.7 V 漏压的来由

VD=3.7 V、VG=0.6 V 这组参数不是随便定的。3.7 V 来自系统电源轨（锂电标称电压），不用额外做 DC-DC，整机 BOM 简化；0.6 V 是 E-mode pHEMT 在 Ids≈100 mA/mm 附近的典型栅压，对应 AB 类偏置，兼顾效率和线性。输出级 8 管总电流接近 800 mA，这个数字直接决定了两件事：一是功合器顶层金属必须能承流，二是通孔电容的顶层金属宽度不能太窄。

把偏置写成一张表方便级联时对齐：

3.2 RC 稳定网络的位置与参数

每一级栅极前串联 RC 并联到地，是毫米波功放的常规做法。R 一般在 5~20 Ω，C 在 0.3~1 pF 量级。这里的原则是：R 决定低频稳定裕度，C 决定高频拐点。R 太大把增益压掉，R 太小起不到阻尼作用；C 太大把工作频段的增益也拖下去，C 太小则稳定网络在高频就不起作用了。

一个常用的做法是在 ADS 里跑一次 K-f 因子和 μ 因子扫描：

# 用 ADS 导出的 S 参数文件在 python 里算 mu 因子 import numpy as np import skrf as rf ntwk = rf.Network('pa_4stage.s2p') f = ntwk.f s = ntwk.s delta = s[:,0,0]*s[:,1,1] - s[:,0,1]*s[:,1,0] mu = (1 - np.abs(s[:,0,0])**2) / ( np.abs(s[:,1,1] - np.conj(delta) * s[:,0,0]) + np.abs(s[:,0,1]*s[:,1,0]) ) print('min mu =', mu.min(), 'at', f[np.argmin(mu)]/1e9, 'GHz')

mu>1全频段成立才判定无条件稳定。注意这里用的是 μ 因子而不是 K 因子，因为 K 因子在 S12 接近 0 时数值会不稳定，μ 因子在单片 MMIC 上更可靠。

3.3 全频带稳定的扫频范围

扫频一定要从 10 MHz 起，不要只扫 20~40 GHz。毫米波段功放在 1~5 GHz 附近的低频增益非常高，如果稳定网络只按工作频段设计，低频自激几乎是必然事件。另外，驱动器级的稳定网络不要照抄输出级参数，驱动级电流小、阻抗高，RC 时间常数要单独调。常见误用是把所有级的 RC 取同一组值，仿真看起来稳定，实测某一段频率上出现尖锐增益峰。

4. 直通模式通孔电容改进与寄生耦合建模

这一章是整个设计的核心。八路功合器里每一路都要放匹配电容，八路并排，间距 g 只有 200 μm，耦合效应一叠加，损耗就上去了。改进的切入点非常直接：把工艺库给的直通通孔电容重新做一遍。

4.1 三种匹配电容的结构对比

传统通孔电容布局在微带一侧，底层金属用背孔接地，顶层金属 + 介质层 + 底层金属构成电容。它的问题是占面积，而且当匹配网络间隔缩小时，相邻通孔电容之间的耦合变严重。工艺库里的直通模式通孔电容把电容直接串在传输线中间，紧凑很多，但它的顶层金属做得很窄——因为飞法级电容只需要很小的极板面积，介质层两侧通常还有接地顶层金属包裹。

窄顶层金属带来两个后果：与前后宽传输线相接时线宽突变，金属边界不连续，射频信号在线宽跳变处产生反射和损耗；小容值电容的窄顶层金属能承载的电流有限，输出级 800 mA 电流根本过不去，工艺库版本直接不能用。

4.2 改进结构：去掉顶层金属和层间通孔

改进思路是重新画这一颗电容：

1. 在接地通孔区域去掉顶层金属和金属层间通孔；
2. 换入所需要的电介质层，介质厚度和介电常数按目标容值反推；
3. 在电介质上方铺一大块连续的顶层金属，把原来电容两侧的接地顶层金属统一成一块连续金属。

这样得到三个收益：匹配电容直接集成在微带线内部，边界连续，没有线宽畸变；顶层金属面积大，载流能力足够；相邻两路匹配网络之间不再有接地金属的边缘突变，耦合路径被削弱。

4.3 用双匹配网络模型拟合 Ceq

为了定量比较三种结构，建立一个双匹配网络模型：两个一模一样的匹配单元并排放，间距 g=200 μm，线宽线长电容全部一致。同时建立一个理想等效模型，把两路之间的耦合等效为寄生电容 Ceq，通过参数扫描 Ceq 让理想模型和电磁仿真结果拟合。

拟合结果很直观：改进结构把相邻匹配网络的寄生耦合从 31 fF 降到 11 fF，接近三分之一。等效电容降低意味着耦合路径的阻抗抬高，泄漏功率下降，插入损耗和幅度平坦度同时改善。

注意：Ceq 拟合只用来做相对比较，不要把它当成绝对寄生电容去填模型。它的意义在于不同结构在同一坐标系下"谁比谁好多少"，绝对值取决于你等效模型的端口定义方式。

5. 基于负载牵引的八路功合器设计与电磁仿真

结构改进完之后，要把改进的通孔电容装配成一个真正的八路功合器，让它同时完成三件事：把每管的 6.6-j0.9 匹配到 50 Ω、把八路功率合成、给漏极供电。

5.1 末级最佳负载阻抗提取

在 ADS 里用 Load-Pull 模板搭一个直流 I-V + 谐波平衡的联合仿真，扫描 33~37 GHz 中心频点 35 GHz，找出等功率圆和等 PAE 圆的交集区。末级 6×90 μm 单管的最佳负载落在 6.6-j0.9 Ω，这是功率合成器每一路的负载端目标。

实际操作里我一般会多扫几个频点（33、35、37 GHz），然后取三个圆的公共区域中心作为目标阻抗，避免只在中心频点优化导致带边掉功率。

# 从 ADS 导出的 load-pull 数据里挑折中点 import numpy as np data = np.loadtxt('loadpull_35GHz.txt') # 列: ReZ, ImZ, Pout_dBm, PAE_pct target = np.array([6.6, -0.9]) # 只保留 Pout > 30 dBm 且 PAE > 22% 的点 mask = (data[:,2] > 30) & (data[:,3] > 22) candidates = data[mask][:,:2] # 到理想点的欧氏距离最小者作为最终负载 dist = np.linalg.norm(candidates - target, axis=1) best = candidates[np.argmin(dist)] print('chosen ZL =', best[0], '+j', best[1])

5.2 功合器拓扑与匹配网络

功合器用等分威尔金森 / 1:8 级联的形式展开，每一路从晶体管漏极输出经微带线进入一段 LC 匹配，再由改进的直通通孔电容接地，最后八路合到 50 Ω 输出。漏极供电通过功合器的中心节点用偏置 T 馈入，需要额外加去耦电容抑制低频耦合。

八路合一的理想损耗是 -9 dB（1/8 电压分路），所以最终看插入损耗要减掉这个基准。改进结构的目标就是把额外损耗压到 0.5 dB 以内。

5.3 ADS Momentum 仿真与三种结构对比

把三种匹配网络的功合器分别做 Momentum 仿真，频率设 30~40 GHz，网格精度按 λ/20 设置，金属厚度按工艺文件填。

# Momentum 仿真参数（在 ADS 里的 EM setup 中配置） # frequency: 30~40 GHz, step 0.2 GHz # mesh: adaptive, cells per wavelength = 20 # conductor: process-defined, thickness from PDK # port: 8 input (transistor side) + 1 output (50 ohm)

仿真结果如下：

中心频点 35 GHz 上，改进结构比传统直通通孔改善 0.8 dB；到 40 GHz 频段边缘改善 1.5 dB 和 3 dB。这个差距在整机链路预算里就是发射通道能不能多覆盖一段距离的直接差别。

6. 实测去嵌、PAE 复核与版图收尾的几个细节

仿真做完不等于能收工。毫米波段从版图到芯片还有几步最容易掉坑的地方。

6.1 探针去嵌与参考面重定义

片上测试用 GSG 探针打到输入输出 pad 上，pad 电容和短连接线在 35 GHz 下会引入几百飞法的等效电容和几十 pH 的电感。可以用 SOLT 校准到探针尖端之后，再对每段 pad 做一次开路-短路去嵌：

import skrf as rf import numpy as np dut = rf.Network('dut_meas.s2p') open_pad = rf.Network('open_pad.s2p') short_pad = rf.Network('short_pad.s2p') # 简化 Y 参数法去嵌：先减掉并联寄生，再减掉串联寄生 Y_open = open_pad.y Y_short = short_pad.z # 并联去嵌 dut_y = dut.y - Y_open dut = rf.Network.from_y(dut_y, freq=dut.frequency) # 串联去嵌 dut_z = dut.z - Y_short dut_deemb = rf.Network.from_z(dut_z, freq=dut.frequency) dut_deemb.write_touchstone('dut_deemb.s2p')

去嵌后的 S 参数才是用来和仿真对比的真实器件响应。如果不去嵌，增益和回波损耗都会出现虚假改善，PAE 反而被低估。

6.2 PAE 复核：把损耗算进去

PAE 的定义是 (Pout - Pin) / Pdc，但在八路合成结构里，进入功率探头的功率是经过合成器之后的。所以从实测 Psat 反推 PAE 时，必须把功合器的额外插损补回去才是真正的末级效率：

# 从实测功率反推末级 PAE Psat_meas_dBm = 31.8 # 实测饱和功率 Pin_dBm = -3.0 # 输入功率 Pdc_W = 6.05 # 漏极直流功耗 il_extra_dB = 0.3 # 改进功合器额外插损（预估） Pout_W = 10**((Psat_meas_dBm + il_extra_dB) / 10) / 1000 Pin_W = 10**(Pin_dBm / 10) / 1000 pae_eff = (Pout_W - Pin_W) / Pdc_W print(f'回推到末级的 PAE ≈ {pae_eff*100:.1f}%')

6.3 版图收尾：顶层金属、过孔与电流密度

最后一个小细节经常被忽略。改进通孔电容铺大块连续顶层金属之后，一定要回头检查金属电流密度：0.15 μm GaAs 工艺的顶层金属一般允许 5~10 mA/μm 宽度，输出级 800 mA 分配到八路，每路 100 mA，那么每路顶层金属宽度至少要 20 μm 才够，同时还要留足电迁移余量。如果工艺允许在顶层金属上开槽释放应力，尽量开槽而不破坏连续性；开槽方向要和电流方向平行。这一步不做好，前面功合器插损省下的 0.8 dB，可能在一个过孔熔断上全部还回去。

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