简介：这份毕业设计文档面向电子信息工程、通信工程等专业的本科生与FPGA初学者，围绕基于FPGA的曼彻斯特编码器设计展开，可用于课程设计参考、毕设选题借鉴或数字通信编码的学习。文档完整呈现了课题背景与意义、曼彻斯特编码理论与方法、M序列原理与实现，并将系统划分为分频、M序列产生和编码三个模块：分频模块采用上下沿同时计数实现输入时钟的5分频，M序列模块调用QUARTUS II的LPM模块以原理图方式设计，编码模块则用VHDL语言编写，最终联调仿真后下载至ALTERA DEII平台，实现10MHz速率的编码输出。资源包内含1个doc文档，约740KB，结构完整、图文并茂，适合作为毕设写作与工程实现的对照材料。目前已有298人学习，可帮助读者快速理解自定时码的同步优势、伪随机序列生成思路以及FPGA模块化设计流程。
1. 从一条串行链路的时钟恢复说起
做 FPGA 通信接口的人迟早会撞上同一个问题：单根信号线上传数据，接收端怎么知道每一位的边界在哪。如果直接发 NRZ 码，连续几个 0 或 1 会让接收端的时钟恢复电路失去参考，位同步漂移，采样点跑偏。曼彻斯特编码就是为这个场景生的——它把时钟信息嵌进数据本身，每个比特周期中间必有一次电平跳变，上升沿代表一种逻辑值，下降沿代表另一种。代价是带宽翻倍，换来的是接收端可以用一个简单的边沿检测就把位时钟抠出来。
这篇讲的是基于 FPGA 的曼彻斯特编码器设计，属于典型的数字逻辑课程设计和毕业作品选题。它不复杂，但麻雀虽小：涉及编码规则、状态机、时钟分频、复位同步、Testbench 验证、时序约束，最后还要在 QUARTUS II 里综合到 DE 系列开发板上用 SignalTap 抓波形。用 VHDL 写还是 Verilog 写都行，本文以 VHDL 为主线，因为多数高校课程用 VHDL 教学，QUARTUS II 对两者的支持没有差别。适合正在做课设、毕设，或者第一次接触 FPGA 串行接口的人。
2. 曼彻斯特编码规则与 FPGA 实现选型
2.1 两种编码约定：IEEE 802.3 与 G.E. Thomas
曼彻斯特编码有两种约定，差别就在"0"和"1"对应哪种跳变。IEEE 802.3 以太网用的是：低到高跳变表示逻辑 1，高到低跳变表示逻辑 0。G.E. Thomas 约定正好反过来。两种都对，关键是收发两端必须一致。做课设时老师一般不会指定，我建议选 IEEE 802.3，因为查资料时以太网相关的参考多，遇到问题好对照。
一个比特周期被分成两半。以 802.3 为例，发逻辑 1：前半周期为低，后半周期为高；发逻辑 0：前半周期为高，后半周期为低。这样每个比特周期中点必然有一次跳变，接收端检测这个跳变就能对齐位边界。
2.2 为什么用状态机而不是纯组合逻辑
最直觉的写法是用一个 2 倍波特率的时钟，组合逻辑直接输出。但这样有两个问题：一是输出会随输入异步变化产生毛刺，二是复位和使能不好控制。常见做法是用一个有限状态机，在 2 倍频时钟下跑，每个状态停留半个比特周期。
状态定义如下表：
| 状态 | 含义 | 输出电平 |
|---|---|---|
| IDLE | 空闲 | 高（空闲电平） |
| S0_L | 发送 0 的前半周期 | 高 |
| S0_H | 发送 0 的后半周期 | 低 |
| S1_L | 发送 1 的前半周期 | 低 |
| S1_H | 发送 1 的后半周期 | 高 |
状态机在 2 倍波特率时钟驱动下，每来一个时钟沿切换一次状态，输出随之变化。这样每个比特占两个时钟周期，中点跳变自然产生。
2.3 时钟分频与波特率参数
假设系统时钟 50 MHz，目标波特率 1 Mbps，那么 2 倍频时钟需要 2 MHz，分频系数为 50M / 2M = 25。分频器用一个计数器实现：
-- 时钟分频：50MHz -> 2MHz，分频系数 25 process(clk, rst_n) variable cnt : integer range 0 to 24; begin if rst_n = '0' then cnt := 0; clk_2m <= '0'; elsif rising_edge(clk) then if cnt = 24 then cnt := 0; clk_2m <= not clk_2m; -- 翻转产生 2MHz else cnt := cnt + 1; end if; end if; end process;这里用变量而非信号做计数器，避免每次赋值产生一个时钟延迟。分频系数 = 系统时钟频率 / (2 × 波特率)。改波特率时只改这个常数即可。注意clk_2m是分频出来的时钟，直接用它驱动状态机在 QUARTUS II 里会报"时钟不是全局时钟"的警告，后面时序约束章节会讲怎么处理。
提示：分频系数必须是整数。如果系统时钟和波特率不能整除，需要用小数分频或换系统时钟频率，否则波特率会有误差，长时间传输会累积偏移。
3. VHDL 编码器核心模块与 Testbench 验证
3.1 实体声明与端口定义
先定接口。编码器需要系统时钟、复位、一个数据有效信号、一个待发送比特，输出曼彻斯特码流和一个"发送完成"指示。
library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity manchester_encoder is port ( clk : in std_logic; -- 系统时钟 50MHz rst_n : in std_logic; -- 低有效复位 din : in std_logic; -- 待编码比特 din_vld : in std_logic; -- 输入有效 dout : out std_logic; -- 曼彻斯特码输出 dout_vld : out std_logic -- 输出有效 ); end manchester_encoder;端口命名用_n后缀表示低有效复位，这是业界惯例。din_vld用来握手，只有它为高时din才被采样，避免空闲时误编码。
3.2 状态机实现与关键信号
架构体里放分频器、状态机和输出寄存器。核心状态机如下：
architecture rtl of manchester_encoder is signal clk_2m : std_logic; signal state : std_logic_vector(1 downto 0); constant IDLE : std_logic_vector(1 downto 0) := "00"; constant S0_L : std_logic_vector(1 downto 0) := "01"; constant S0_H : std_logic_vector(1 downto 0) := "10"; constant S1_L : std_logic_vector(1 downto 0) := "11"; signal dout_r : std_logic; begin -- 分频进程略，见 2.3 节 process(clk_2m, rst_n) begin if rst_n = '0' then state <= IDLE; dout_r <= '1'; dout_vld <= '0'; elsif rising_edge(clk_2m) then case state is when IDLE => dout_r <= '1'; if din_vld = '1' then if din = '0' then state <= S0_L; else state <= S1_L; end if; dout_vld <= '1'; end if; when S0_L => dout_r <= '1'; -- 0 的前半周期为高 state <= S0_H; when S0_H => dout_r <= '0'; -- 0 的后半周期为低 state <= IDLE; dout_vld <= '0'; when S1_L => dout_r <= '0'; -- 1 的前半周期为低 state <= S1_H; when S1_H => dout_r <= '1'; -- 1 的后半周期为高 state <= IDLE; dout_vld <= '0'; when others => state <= IDLE; end case; end if; end process; dout <= dout_r; end rtl;状态机在clk_2m上升沿切换。IDLE 时输出保持高电平，收到有效数据后根据din进入对应分支。每个数据比特占两个clk_2m周期，即一个比特周期。dout_vld在发送期间拉高，方便下游模块判断何时采样。
注意：这里
din是在clk_2m域采样的，如果din来自系统时钟域，需要先做跨时钟域同步，否则会有亚稳态风险。简单做法是打两拍。
3.3 Testbench 编写与波形检查
验证是毕设里最容易糊弄也最该认真做的部分。写一个 Testbench，给几个典型序列：全 0、全 1、交替 0101、随机序列。
-- Testbench 片段 stim_proc: process begin rst_n <= '0'; wait for 100 ns; rst_n <= '1'; wait for 50 ns; -- 发送 0 din <= '0'; din_vld <= '1'; wait for 1000 ns; -- 1Mbps 下 1 比特 = 1000ns -- 发送 1 din <= '1'; wait for 1000 ns; -- 发送 0 din <= '0'; wait for 1000 ns; din_vld <= '0'; wait; end process;在 ModelSim 里跑这个 Testbench，观察dout波形。发 0 时应该看到先高后低，发 1 时先低后高，每个比特周期中点有跳变。如果波形不对，先查分频系数对不对，再查状态机有没有卡在某个状态。常见错误是复位没接好，状态机停在 IDLE 不动。
4. QUARTUS II 综合、引脚分配与 SignalTap 抓波形
4.1 工程建立与综合设置
打开 QUARTUS II，新建工程，选对器件型号。DE 系列开发板常见的是 Cyclone IV EP4CE 系列，具体型号看板子上的丝印。工程建好后把 VHDL 文件加进去，顶层实体设为manchester_encoder。
综合前检查两处设置：一是Assignments -> Settings -> Compiler Settings里优化目标选Balanced，课设不需要面积优先；二是EDA Tool Settings -> Simulation里选 ModelSim，路径指对。综合后看 Compilation Report 里的 Warning，重点看有没有"时钟不是全局时钟"和"组合逻辑环路"。
4.2 引脚分配与下载
引脚分配在Assignments -> Pin Planner里做。至少分配四个：系统时钟、复位、数据输入、编码输出。时钟引脚必须接开发板上的专用时钟输入脚，不能随便选普通 IO，否则时钟质量差。
| 信号 | 方向 | 分配建议 |
|---|---|---|
| clk | 输入 | 专用时钟输入引脚 |
| rst_n | 输入 | 按键引脚 |
| din | 输入 | 拨码开关或按键 |
| dout | 输出 | LED 或扩展 IO |
分配完重新综合，然后打开 Programmer 下载。下载器用 USB-Blaster 兼容的即可。下载后如果 LED 没反应，先确认复位按键有没有松开，再看时钟引脚分配对不对。
4.3 用 SignalTap 抓内部波形
板级调试最有效的手段是 SignalTap。在 QUARTUS II 里打开Tools -> SignalTap Logic Analyzer，添加要观察的信号：state、dout_r、din、din_vld。采样时钟选clk_2m，采样深度设 1K 够用。
设置触发条件为din_vld上升沿，这样能抓到一次完整发送过程。下载后按复位，然后拨动输入开关，SignalTap 会捕获波形。对照 3.3 节的预期波形检查，如果state跳转顺序不对，说明状态机逻辑有问题；如果dout_r有毛刺，检查是不是用了组合逻辑输出。
提示：SignalTap 会占用片上 RAM，采样深度别设太大，否则综合可能报资源不够。调试完记得在综合前把 SignalTap 文件移除，不然会一直占资源。
5. 时序约束、亚稳态处理与编码器进阶技巧
5.1 给分频时钟加时序约束
分频出来的clk_2m不是全局时钟，QUARTUS II 默认按普通信号处理，时序分析不会覆盖它驱动的逻辑。正确做法是在 SDC 文件里加约束：
# 创建分频时钟约束 create_generated_clock -name clk_2m -source [get_ports clk] \ -divide_by 25 [get_pins clk_div|clk_2m_reg]-divide_by 25对应分频系数。加了这条约束后，TimeQuest 才会分析clk_2m域的建立保持时间。如果报告有违例，说明分频逻辑或状态机路径太长，需要插流水线或降低波特率。
5.2 输入信号的亚稳态处理
din如果来自异步源（比如外部按键或另一块板子），直接进clk_2m域采样会有亚稳态。标准做法是打两拍同步：
process(clk_2m, rst_n) begin if rst_n = '0' then din_sync1 <= '0'; din_sync2 <= '0'; elsif rising_edge(clk_2m) then din_sync1 <= din; din_sync2 <= din_sync1; end if; end process;用din_sync2替代原来的din参与状态机判断。两拍同步能把亚稳态概率降到可忽略，代价是两个时钟周期延迟，对编码器功能没影响。
5.3 从编码器扩展到完整收发链路
编码器只是发送端。要做完整链路，还需要接收端解码器：检测边沿、恢复位时钟、采样中点、还原数据。解码器可以用一个边沿检测电路加一个计数器实现，计数器在边沿到来时清零，计到半个比特周期时采样。收发两端联调时，建议先用同一块板子回环测试，把dout直接接到解码器输入，确认编解码一致后再上外部链路。
另一个实用技巧是加一个发送 FIFO。当上层数据速率不均匀时，FIFO 能缓冲数据，编码器按固定波特率从 FIFO 取数，避免上层等待。FIFO 深度根据上层突发长度定，一般 16 到 64 深够用。用 QUARTUS II 的 MegaWizard 生成一个同步 FIFO，接在编码器前面即可。
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