PCIe-Data Return for Read Requests

在SoC的PCIe事务层设计中，这些规则是硬件逻辑必须严格遵守的准则，它们定义了控制器（Root Complex 或 Endpoint）在发送和接收Completion数据包（TLP）时的核心状态机、数据缓冲与流控制逻辑。

1.规则：Memory Read Request 可分多个Completion返回，总量需匹配

• 设计角度：这是支持高效大数据块传输和灵活内存访问的基础。SoC中的PCIe控制器（或DMA引擎）在发出一个大的读请求（如读取256字节）后，必须能在内部维护一个“预期数据总量计数器”和一个“已接收数据累加器”。控制器必须能处理来自对端设备（如显卡、SSD）的、数据量可能小于Max_Payload_Size且地址可能不连续的多个Completion TLP，只要它们的数据范围覆盖了原始请求的地址区间且总量正确。

• 设计实现：硬件需要实现一个请求标签（Tag）到其上下文（Context）的查找表。每个上下文至少包含：原始请求地址、剩余待收数据长度/地址范围、一个数据缓冲区的指针。每当收到一个Completion，就根据其Tag找到上下文，校验其数据地址是否在未完成范围内，然后从数据负载中提取有效字