【正点原子FPGA学习日记】DAY4:在线逻辑分析仪的使用和VivadoModelsim联合仿真以及IP核的使用流程

一，在线逻辑分析仪

1，简介

① 在 HDL 代码综合之前为想要观察的 reg 或 wire 信号添加“Mark Debug”综合属性；

②然后通过一个简单的“Setup Debug”向导来设置各个探针和 ILA IP 核的工作参数，工具会根据用户设置的参数，自动地生成各个 ILA IP 核，这个方法也被称为“使用 Debug 标记创建 ILA 调试环境”。

③用户设置的调试信息会以 Tcl XDC 调试命令的形式保存到 XDC 约束文件中，在实现阶段，Vivado 会读取这些 XDC 调试命令，并在布局布线时加入这些 ILA IP 核。

④在调试工作完毕之后，用户可以在HLD 代码中删除之前添加的“Mark Debug”综合属性，并且在 XDC 文件中删除调试命令，然后再对设计进行重新编译，以生成最终的比特流。

2，具体步骤

2.1打开综合后的设计

选择其中的debug界面

2.2添加mark debug属性

方法1：在debug图形化界面右键标记mark debug

方法2：在netlist网表文件中选择mark debug

方法3：找到.v文件，在reg或者wire定义行输入（*mark_debug="true"*）

通常使用的顺序是从方法1使用到方法3，有些无法用方法1标记，但是最终都能够被方法3进行标记

2.3重新进行综合操作

前面对.v文件进行了修改，因此需要对整个文件进行重新综合

2.4开始debug

debug完成之后记得按cltr s保存文件，然后生成比特流文件。然后下载程序

2.5调试完成恢复原样

删除xdc文件中新增的多余信息

删除.v文件中的mark debug指令（不删除也可以，但是影响阅读），然后再重新生成比特流文件就行

二，IP核之PLL

1，PLL简介

Xilinx7 系列器件中的时钟资源包含了时钟管理单元 CMT（全称Clock Management Tile，即时钟管理单元），每个 CMT由一个MMCM（全称Mixed-Mode Clock Manager，即混合模式时钟管理）和一个PLL（全称 Phase Locked Loop，即锁相环）组成。接下来我们讲解一下MMCM和PLL各自的含义以及两者的区别。

（1）PLL：为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作，如内存的存取数据等。PLL 用于振荡器中的反馈技术。锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号来控制环路内部震荡信号的频率和相位。

将output clock设置完后，点击summry界面，点击ok，点击generate，ip核配置完成

2.3编写代码

注意代码中的instance name和后面括号中的内容，都应该与实际代码内容相对应

这里的是主程序，实际上相当于有多个模块时的top程序，当多个模块之间需要数据传输时，需要用wire 定义数据名，如这里的locked

2.4Vivado&Modelsim联合仿真

共同步骤（联合仿真和使用vivado）

为什么之前用modelsim仿真，现在偏要联合仿真呢？

因为使用了Vivado的ip核，使用原语编辑而成的，modelsim没法识别

（联合仿真只用配置一次就行，后续视角以非第一次的视角进行）

2.4.1 在prj工程中，添加tb文件

2.4.2仿真

如果直接点击运行行为化仿真，就是调用Vivado自带的仿真软件进行仿真，缺点是仿真速度较慢

想要看到波形图，需要点击u_ipxx中的add to wave才能查看

如果在setting中选择第三方仿真，将会自动打开modelsim的界面进行仿真

（前提是需要配置好，如何配置见正点原子b站教程）

三，IP核之RAM

1,RAM简介

RAM 的英文全称是 Random Access Memory，即随机存取存储器，简称随机存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址的存储单元中读出数据，其读写速度是由时钟频率决定的。

本章我们学习的 RAM属于静态RAM，我们重点看下几种静态RAM的特性与区别

单口RAM的端口简介

2，RAM IP核配置

2.1新建工程

选择其中的block memory界面

2.2 IP核配置

其他选项保持默认

2.3代码书写

1，顶层代码，包含一个ip核与读写模块

这里的ip核例化模板，照样在ip中赋值模板工程即可