MOS管选型核心：跨导效率、截止频率与本征增益深度解析

1. 从三个指标看透一颗MOS管的真实水平

搞电源、做射频、玩模拟电路的人，绕不开一个共同的话题：这颗MOS管到底行不行。很多人选型的时候盯着耐压、导通电阻、最大电流这几个参数看，觉得差不多了就下单。但真正把电路跑起来之后才发现，同样的电路拓扑，换一颗参数表上"差不多"的管子，效率能差好几个点，增益能掉一大截，甚至高频下直接罢工。问题出在哪？出在大多数人只看静态参数，忽略了决定MOS管动态性能和高频表现的三个核心指标：跨导效率、截止频率、本征增益。

这三个指标不是数据手册第一页会重点标出来的东西，但它们才是决定一颗MOS管在特定电路里能不能发挥出应有水平的关键。跨导效率决定了你用多少过驱动电压能换来多少电流能力，截止频率告诉你这颗管子理论上能跑多快，本征增益则反映了它在单级放大场景下的电压放大潜力。三者之间还存在深刻的相互制约关系，理解这种制约，才能在做电路设计时做出合理的折中。

这篇文章适合所有跟MOS管打交道的硬件工程师、模拟IC设计入门者、电源工程师以及射频电路爱好者。不管你是正在选型做开关电源，还是在设计放大器偏置，或者单纯想搞明白为什么有些管子高频性能好但增益低，这篇文章都会给你一个清晰的框架。我会从物理原理出发，结合实测数据和仿真验证，把这三个指标讲透，并且给出可以直接落地的分析方法和设计参考。

2. 跨导效率：不是gm越大越好，而是每单位电流能换多少gm

2.1 跨导效率的物理本质

跨导效率，英文叫Transconductance Efficiency，通常记作gm/ID，单位是1/V。这个指标的含义非常直白：每消耗一安培的漏极电流，能产生多少西门子的跨导。很多人第一次看到这个定义会觉得奇怪，跨导不就是gm吗，为什么还要除以电流？

要理解这件事，得从MOS管的物理结构说起。MOS管是一个电压控制电流的器件，栅极电压VGS超过阈值电压VTH之后，沟道形成，漏极电流ID开始流动。在饱和区，ID和VGS的关系近似是平方律：

ID = (1/2) × μn × Cox × (W/L) × (VGS - VTH)²

而跨导gm定义为漏极电流对栅极电压的偏导数：

gm = ∂ID/∂VGS = μn × Cox × (W/L) × (VGS - VTH)

把上面两个式子一除，就得到：

gm/ID = 2 / (VGS - VTH) = 2 / Vov

其中Vov就是过驱动电压。这个关系式揭示了一个非常重要的结论：跨导效率只取决于过驱动电压，跟晶体管的尺寸、工艺常数都没有直接关系。你把W/L做大十倍，gm和ID同时做大十倍，gm/ID不变。你换一种工艺，μn和Cox变了，但只要Vov一样，gm/ID还是一样的。

这个结论的实用价值在于：它把设计自由度做了一个清晰的切分。W/L决定你工作在哪个电流水平，而Vov（或者说gm/ID）决定你的效率。两者可以独立调节，这给电路设计带来了极大的便利。

2.2 弱反型区、强反型区与跨导效率的极限

上面那个平方律公式只在强反型区成立，也就是Vov比较大的时候。当Vov降到接近零甚至负值的时候，MOS管进入弱反型区（也叫亚阈值区），这时候ID和VGS的关系变成指数关系：

ID = I0 × exp(VGS / (n × VT))

其中VT是热电压，室温下约26mV，n是亚阈值斜率因子，通常在1.2到1.5之间。对这个式子求导再除以ID，得到：

gm/ID = 1 / (n × VT)

室温下，如果n取1.3，那么gm/ID的最大值大约是1/(1.3×0.026) ≈ 29.6 V⁻¹。这就是跨导效率的理论上限，任何MOS管在室温下都不可能超过这个值。实际工艺中，由于各种非理想效应，能达到25到28就已经非常好了。

从强反型区的gm/ID = 2/Vov可以看出，Vov越大，跨导效率越低。Vov = 200mV时，gm/ID = 10；Vov = 100mV时，gm/ID = 20；Vov = 50mV时，gm/ID = 40，但这时候已经接近弱反型区的上限了，平方律公式也不再准确。

这里有一个非常实用的设计图表，叫做gm/ID设计方法学。它的核心思想是：把gm/ID作为自变量，把其他所有归一化参数（比如归一化电流ID/W，归一化跨导gm/W，特征频率fT等）都表示为gm/ID的函数。这样设计者只需要选定一个gm/ID值，就能查表得到所有需要的参数，而不需要反复迭代。

2.3 跨导效率在实战中怎么用

举个实际例子。假设你要设计一个两级运放的第一级，要求增益带宽积GBW = 10MHz，负载电容CL = 2pF。根据公式GBW = gm1 / (2π × CL)，可以算出需要的gm1：

gm1 = 2π × 10MHz × 2pF ≈ 126 μS

接下来你要决定第一级的偏置电流。如果选gm/ID = 20，那么ID = 126μS / 20 = 6.3μA。如果选gm/ID = 10，那么ID = 12.6μA。前者功耗只有后者的一半，但代价是什么？代价是Vov更大，晶体管的面积要更大（因为W/L要更大才能在同一电流下维持更小的Vov），寄生电容更大，速度可能受影响。

这就是跨导效率的核心折中：高gm/ID意味着低功耗但大面积，低gm/ID意味着高功耗但小面积和高速度。在低功耗设计里，通常会把gm/ID推到20以上，甚至接近弱反型区；在高速设计里，gm/ID可能只取8到12，让管子工作在强反型区，保证足够的带宽和匹配性。

注意：gm/ID超过20之后，晶体管的失配会显著增大，因为弱反型区的电流对阈值电压非常敏感。如果你做的是精密匹配电路，比如电流镜或者差分对，建议gm/ID不要超过15。

还有一个容易被忽略的点：PMOS的跨导效率通常比NMOS低。因为PMOS的载流子迁移率大约是NMOS的三分之一到二分之一，在同样的gm/ID下，PMOS需要更大的W/L。这意味着同样的偏置电流下，PMOS的寄生电容更大，速度更慢。所以在高频电路里，尽量用NMOS做信号通路，PMOS做负载或电流源。

3. 截止频率：数据手册上的fT到底该怎么看

3.1 fT的定义与测量条件

截止频率fT，也叫特征频率，定义是电流增益降到1时的频率。具体来说，把MOS管接成共源组态，输出短路，测量漏极电流和栅极电流的比值，当这个比值降到1（0dB）时对应的频率就是fT。

fT的物理表达式在强反型区可以近似为：

fT = gm / (2π × (Cgs + Cgd))

其中Cgs是栅源电容，Cgd是栅漏电容。在饱和区，Cgd通常远小于Cgs（因为漏极一侧的沟道被夹断），所以可以进一步近似为：

fT ≈ gm / (2π × Cgs)

而Cgs ≈ (2/3) × W × L × Cox，gm = μn × Cox × (W/L) × Vov，代入后得到：

fT ≈ (3 × μn × Vov) / (4π × L²)

这个式子非常关键，它告诉我们几个重要结论：

第一，fT与沟道长度L的平方成反比。这就是为什么先进工艺节点拼命缩小L，因为L减半，fT能提高四倍。0.18μm工艺的NMOS，fT大概在10到20GHz；65nm工艺能到50到80GHz；28nm工艺可以超过200GHz。

第二，fT与过驱动电压Vov成正比。Vov越大，gm越大，fT越高。但前面说了，Vov大意味着gm/ID低，功耗效率差。所以fT和gm/ID之间存在直接的折中关系。

第三，fT与迁移率μn成正比。所以NMOS的fT比PMOS高，这也是为什么射频电路里优先用NMOS。

3.2 数据手册里的fT陷阱

很多数据手册会标一个fT值，比如"fT = 30GHz"，但你实际用的时候发现根本达不到。原因在于，手册里的fT通常是在特定偏置条件下测的，一般是VDS比较大、VGS也比较大的强反型状态。如果你的实际电路偏置在弱反型区或者线性区，fT会低很多。

更关键的是，手册里的fT是本征晶体管的fT，不包含寄生电容和寄生电阻的影响。实际封装好的管子，pad电容、引线电感、衬底寄生电容都会让有效fT下降。在射频电路里，通常要关心的是最大振荡频率fmax，而不是fT。fmax考虑了栅极电阻Rg和输出电阻的影响，通常比fT低不少。

还有一个常见的误解：fT是电流增益降到1的频率，不代表你不能在fT以上用这个管子做放大。实际上，只要你的电路有电压增益而不是电流增益，工作频率完全可以超过fT。fT更多是一个品质因数，用来比较不同工艺或不同偏置下的高频潜力。

3.3 用LTspice仿真fT的实操方法

很多人问怎么在LTspice里仿真MOS管的fT。其实方法很简单，但有几个细节容易搞错。

第一步，搭建测试电路。把MOS管的源极接地，漏极接一个直流电压源VDS，栅极接一个直流电压源VGS加一个交流小信号源。注意，漏极要接一个理想电流表或者用短路方式测量漏极电流，因为fT的定义要求输出短路。

第二步，设置交流分析。频率范围要覆盖你预期的fT，比如从1MHz扫到100GHz，每十倍频程至少100个点，保证曲线光滑。

第三步，测量电流增益。在LTspice里，你可以用表达式abs(I(Rd)/I(Vac))来计算电流增益，其中I(Rd)是漏极电流，I(Vac)是栅极交流电流。找到增益降到1的那个频率点，就是fT。

这里有一个坑：LTspice默认的MOS模型可能不包含高频寄生电容。如果你用的是Level 1或者Level 3的简单模型，仿真出来的fT会偏高很多。建议用BSIM3或BSIM4模型，这些模型包含了完整的寄生电容和电阻。如果你手头没有工艺厂的模型，可以用LTspice自带的例子，比如NMOS_test电路，里面的模型相对完整。

还有一个细节：仿真fT的时候，VDS要设置得足够大，保证管子工作在饱和区。如果VDS太小，管子在线性区，gm会下降，fT也会跟着降。通常VDS取电源电压的一半左右比较合适。

4. 本征增益：单级放大器能提供的最大电压增益

4.1 本征增益的定义与推导

本征增益，英文叫Intrinsic Gain，定义是gm × ro，其中ro是MOS管的输出电阻。这个指标的含义是：在理想电流源负载的情况下，单级共源放大器能提供的最大电压增益。

为什么是gm × ro？因为共源放大器的电压增益Av = -gm × (ro || RL)。当负载电阻RL趋于无穷大时，Av = -gm × ro。所以gm × ro代表了单级放大器的增益上限。

ro的表达式是：

ro = 1 / (λ × ID) = VA / ID

其中λ是沟道长度调制系数，VA是Early电压。λ与沟道长度L成反比，L越大，λ越小，ro越大。所以本征增益可以写成：

Av_int = gm × ro = gm / (λ × ID) = (gm/ID) / λ

这个式子非常漂亮，它把本征增益分解成了两个因子的比值：跨导效率除以沟道长度调制系数。要提高本征增益，要么提高gm/ID（降低Vov），要么降低λ（增大L）。

但这里有一个矛盾：增大L虽然能降低λ提高ro，但同时会增加Cgs，降低fT。所以本征增益和截止频率之间存在直接的折中。这就是为什么射频电路里单级增益通常不高，因为管子做得短，fT高但ro小；而低频高增益电路里管子做得长，ro大但速度慢。

4.2 本征增益的典型数值与工艺依赖

不同工艺节点下，本征增益的典型值差异很大。在0.18μm工艺里，NMOS的本征增益大概在20到40（26到32dB）之间；在65nm工艺里，可能只有10到20（20到26dB）；到了28nm以下，本征增益可能只有5到10（14到20dB）。

这个趋势的原因很简单：先进工艺为了追求速度，把L做得很短，λ很大，ro很小。所以先进工艺里做高增益放大器，必须用多级级联或者增益提升技术（比如cascode、gain boosting），单级增益根本不够用。

反过来，在高压工艺或者特殊工艺里，L可以做得比较大，本征增益可以做到很高。比如一些BCD工艺里的高压MOS，L可能在1μm以上，本征增益能超过100（40dB）。

还有一个容易被忽略的点：本征增益与温度有关。温度升高时，迁移率下降，gm下降；但同时λ也可能变化。综合效果通常是本征增益随温度升高而下降。在精密电路里，如果增益要求很严格，必须考虑温度补偿。

4.3 本征增益在电路设计中的实际约束

假设你要设计一个单级共源放大器，要求增益40dB（即100倍）。如果你用的工艺里NMOS的本征增益只有20，那单级无论如何都达不到100倍。这时候你有几个选择：

第一个选择是增大L。把L从最小值增大到2倍或3倍，λ能降低差不多同样的倍数，ro增大，本征增益提高。但代价是fT下降，速度变慢。如果这个放大器处理的信号频率不高，这个方法是可行的。

第二个选择是用cascode结构。cascode能把输出电阻提高大约gm × ro倍，所以增益也能提高差不多的倍数。但cascode会消耗额外的电压余度（headroom），在低电源电压下可能不适用。

第三个选择是用两级或多级级联。每级提供一部分增益，总增益是各级增益的乘积。但多级放大器需要频率补偿，否则容易振荡。而且多级放大器的功耗和面积都更大。

第四个选择是用增益提升技术，比如在cascode管上加辅助放大器。这种技术能把输出电阻提高更多，但电路复杂度也更高。

在实际项目中，选择哪种方案取决于具体的指标要求：增益、带宽、功耗、面积、电源电压。没有万能的最优解，只有针对特定场景的最优折中。

5. 三个指标的相互制约与联合优化

5.1 gm/ID作为统一的设计变量

前面分别讲了跨导效率、截止频率、本征增益，现在要把它们串起来。你会发现，gm/ID是连接这三个指标的核心变量。

当gm/ID增大时：

• 跨导效率提高，同样的电流能提供更大的gm
• 但Vov减小，fT下降（因为fT正比于Vov）
• 本征增益的变化取决于λ的变化，如果L不变，λ基本不变，那么本征增益随gm/ID增大而增大

当gm/ID减小时：

• 跨导效率降低，需要更大的电流才能达到同样的gm
• fT提高
• 本征增益下降

所以，高gm/ID意味着低功耗、高增益但低速度；低gm/ID意味着高速度但高功耗、低增益。这个折中关系是模拟电路设计的核心矛盾之一。

5.2 不同应用场景下的指标优先级

不同的电路类型对这三个指标的优先级完全不同。下面用一个表格来对比：

这个表格不是绝对的，但反映了一个基本规律：低功耗场景优先跨导效率，高速场景优先截止频率，高增益场景优先本征增益。当然，实际设计中往往需要同时满足多个指标，这时候就需要更精细的折中。

5.3 用仿真验证折中关系

我建议每个做模拟电路的人都做一次这样的仿真实验：选一颗MOS管，固定W/L，扫描VGS从0到VDD，同时测量gm、ID、fT、ro和gm×ro。把结果画成曲线，你会直观地看到三个指标随偏置的变化趋势。

在LTspice里，可以用.step命令扫描VGS，用.meas命令提取关键参数。比如：

.step param VGS 0 1.8 0.01 .meas DC gm FIND I(Vd)/VGS AT VGS .meas DC fT WHEN abs(I(Vd)/Ig) = 1

当然，fT的测量需要交流分析，不能直接用DC。更实用的方法是先跑DC扫描得到gm和ID，再跑AC扫描得到fT。然后把数据导出到Excel或Python里画图。

这个实验的价值在于，它能把书本上的公式变成你脑子里的直觉。做过一次之后，你看到一颗管子的参数，就能大概判断它适合什么场景，应该偏置在什么区域。

6. 实测与仿真中的常见偏差及排查思路

6.1 为什么仿真fT比手册高很多

这是最常见的问题。你在LTspice里仿真出来的fT可能是50GHz，但手册上只标了20GHz。原因通常有以下几个：

第一，模型不完整。LTspice自带的MOS模型往往是简化模型，缺少一些高频寄生参数。工艺厂的PDK模型通常更完整，但也不是所有PDK都免费提供。

第二，仿真条件不同。手册里的fT通常是在特定的VDS和VGS下测的，而且包含了封装寄生。你的仿真可能是在理想条件下做的，没有封装寄生。

第三，测量方法不同。fT的定义是电流增益为1的频率，但有些人用电压增益为1的频率来近似，这两者差别很大。电压增益为1的频率通常远低于fT。

排查方法：先确认你的仿真条件是否和手册一致，然后检查模型是否包含寄生电容。如果还是差很多，可以尝试用更复杂的模型，或者在仿真中加入封装寄生参数。

6.2 本征增益仿真中的ro提取问题

ro的提取看起来简单，实际上很容易出错。在LTspice里，你可以通过扫描VDS并测量ID的变化来提取ro：

.step param VDS 0.5 1.8 0.01 .meas DC ro PARAM 1/(d(I(Vd))/dVDS)

但这里有一个坑：ro在饱和区并不是常数，它随VDS变化。所以你不能只在一个VDS点测量，而应该在你要工作的VDS附近取切线。另外，如果管子进入了线性区，ro会急剧下降，这时候测出来的值没有意义。

还有一个更隐蔽的坑：自热效应。在大电流下，管子会发热，温度升高导致迁移率下降，ID下降，看起来像是ro变大了。如果你的仿真模型包含热效应，这个问题会更明显。在精密仿真里，要么关掉热效应，要么用脉冲测量来避免自热。

6.3 跨导效率实测与仿真的偏差

gm/ID的仿真通常比较准，因为它是直流量。但实测的时候，有几个因素会导致偏差：

第一，阈值电压的工艺偏差。不同批次的芯片，VTH可能差几十毫伏，这会导致同样的VGS下ID差很多，gm/ID也跟着变。

第二，温度影响。温度升高时，VTH下降，ID增大，但gm的变化比较复杂。在弱反型区，gm/ID基本不变；在强反型区，gm/ID会随温度升高而下降。

第三，测量误差。如果你用源表测量ID和VGS，源表的精度和校准状态会直接影响结果。建议用四线法测量，减少引线电阻的影响。

排查方法：多做几颗芯片，取统计平均；控制温度在恒定值；用高精度源表并定期校准。

7. 从指标到选型：一颗MOS管的实战评估流程

7.1 明确电路需求，反推指标目标

选型的第一步不是看数据手册，而是明确你的电路到底需要什么。比如你要做一个低噪声放大器，工作频率2.4GHz，增益15dB，噪声系数小于2dB，功耗小于10mW。从这些需求出发，你可以反推出对三个指标的要求：

• 工作频率2.4GHz，要求fT至少是工作频率的5到10倍，所以fT > 12GHz，最好>20GHz
• 增益15dB，如果单级实现，需要本征增益>15dB，即gm×ro > 5.6
• 功耗10mW，如果电源电压1.8V，电流约5.5mA，需要在这个电流下达到所需的gm

然后你去查工艺库或者数据手册，找满足这些条件的管子。通常你会发现，满足fT要求的管子，本征增益可能不够；满足本征增益的管子，fT可能又太低。这时候就需要调整电路结构，比如用cascode提高增益，或者用两级放大。

7.2 用gm/ID方法快速筛选

gm/ID方法学的一个巨大优势是，它可以把不同工艺、不同尺寸的管子放在同一张图上比较。你只需要画出gm/ID vs fT和gm/ID vs gm×ro两条曲线，就能快速看出哪颗管子适合你的应用。

具体操作：对每颗候选管子，扫描VGS，计算gm/ID、fT和gm×ro，然后画图。在图上找到同时满足fT和增益要求的gm/ID区间。如果这个区间存在，说明这颗管子可以用；如果不存在，说明需要换管子或者改电路结构。

这个方法比反复迭代仿真快得多，尤其是在早期方案评估阶段。

7.3 偏置点确定后的验证清单

选定管子和偏置点之后，不要急着画版图。先做以下几项验证：

• 确认在所有工艺角（TT、SS、FF、SF、FS）下，gm/ID、fT、本征增益都在可接受范围内
• 确认在温度范围（-40°C到125°C）内，关键指标不超标
• 确认电源电压波动±10%时，偏置点不会跑偏太多
• 确认匹配性满足要求，尤其是差分对和电流镜
• 确认噪声性能满足要求，必要时做噪声仿真

这个清单看起来简单，但实际项目中经常有人漏掉某一项，导致流片后发现问题。我自己的习惯是把这个清单打印出来，每完成一项就打勾，确保不遗漏。

8. 一些容易被忽略的细节与个人经验

8.1 寄生电容的非线性

前面所有的公式都假设Cgs和Cgd是常数，但实际上它们随VGS和VDS变化。在强反型区，Cgs大约等于(2/3)WLCox；但在弱反型区，Cgs会下降；在线性区，Cgd会增大。这种非线性会导致fT的仿真和实测出现偏差，尤其是在大信号工作时。

如果你的电路是大信号应用，比如开关电源或者功率放大器，不能只用小信号fT来评估，还要考虑大信号下的有效fT。这时候最好用瞬态仿真或者谐波平衡仿真来验证。

8.2 衬底效应的影响

NMOS的源极通常接地，衬底也接地，所以VSB=0，衬底效应可以忽略。但在一些电路里，比如cascode结构，上面那个管子的源极电位不等于衬底电位，VSB≠0，阈值电压会升高，gm会下降。

衬底效应的表达式是：

VTH = VTH0 + γ × (√(2φF + VSB) - √(2φF))

其中γ是体效应系数，通常0.3到0.5 V^0.5。VSB每增加1V，VTH可能升高几十到上百毫伏。这会导致gm/ID下降，fT下降，本征增益也下降。所以在cascode或者源极跟随器里，一定要考虑衬底效应。

8.3 版图寄生对高频性能的影响

即使你的原理图仿真完美，版图寄生也可能让实际性能大打折扣。栅极电阻Rg会降低fmax，漏极和源极的寄生电容会降低fT，衬底电阻会引入噪声。

减小版图寄生的方法包括：用多指结构减小Rg，用guard ring减小衬底噪声，用厚金属做高频走线，尽量缩短漏极和源极的走线。这些在射频电路里是基本功，但在低频电路里也值得注意，尤其是当你的电路工作频率超过100MHz时。

8.4 关于gm/ID设计方法学的一点个人体会

我第一次接触gm/ID方法学的时候，觉得它很麻烦，要画那么多曲线。但用了几年之后，我发现它最大的价值不是那些曲线，而是它强迫你系统地思考偏置点选择。以前我调电路，经常是凭感觉改VGS，看仿真结果差不多就定了。用了gm/ID方法之后，我会先想清楚这个管子应该工作在什么区域，gm/ID取多少，然后再去调尺寸和电流。这样调出来的电路，一次成功率明显提高。

还有一点：gm/ID方法学不仅适用于手工计算，也可以和仿真结合。你可以用仿真得到gm/ID曲线，然后用脚本自动提取关键参数。这样既保留了方法的系统性，又利用了仿真的准确性。

8.5 一个实际项目的教训

几年前我做一个低功耗的传感器接口电路，要求功耗小于100μW，增益60dB。我一开始选了一颗fT很高的管子，想着速度快总没坏处。结果发现，这颗管子的本征增益只有15dB，单级根本达不到60dB。我只好用三级级联，但三级放大器的频率补偿非常麻烦，而且功耗也上去了。

后来我换了一颗fT较低但本征增益高的管子，用两级就达到了60dB，功耗还更低。这个教训让我明白：选型的时候不能只看一个指标，要根据电路需求综合评估。fT高不代表好用，本征增益高也不代表好用，关键是匹配你的应用场景。

这个项目之后，我养成了一个习惯：每次选型之前，先列一个指标优先级表，明确哪些指标是必须满足的，哪些是可以折中的。然后按照优先级去筛选，而不是被数据手册上最显眼的参数牵着走。

8.6 关于仿真工具的一点建议

LTspice是免费的，功能够用，但它的MOS模型库比较有限。如果你做的是先进工艺设计，建议用工艺厂提供的PDK和Spectre/HSPICE。如果只是学习原理，LTspice完全够用。

另外，LTspice的AC仿真在很高频率下可能会有数值问题，比如在100GHz以上，结果可能不准确。如果要做毫米波电路仿真，建议用专门的射频仿真工具。

最后，不管用什么工具，一定要做模型验证。拿一颗你知道参数的管子，仿真出来的结果和手册对比，确认模型是准的。如果模型不准，后面所有的仿真都是白费。