CDL电路描述语言解析：从C17实例到门级网表与Verilog转换

简介：电路描述语言CDL是一份面向数字电路学习与测试场景的PPT课件，适合需要掌握电路结构描述与逻辑功能建模的初学者、测试人员及硬件入门者。内容从CDL语法规则入手，系统讲解AND、OR、NAND、NOR、XOR、NOT、FOUT、IN、OUT、VCC、GND、END等语句的书写格式与使用方式，并给出经典C17电路的完整描述实例，便于对照电路图理解语句作用。同时，课件介绍日本奈良大学用C语言实现的CDL编译器，详述其将CDL描述转换为电路内部结构表的流程，以及元素表、前驱后继扩展表等数据结构，有助理解自动化仿真验证原理。资源为单个PPT文件，压缩包约196KB，已有757人学习。通过这份PPT，读者可快速掌握CDL语言在电路结构描述、连接关系表达和逻辑功能验证中的实际用法，为后续数字电路测试与工具使用打下基础。

1. 电路描述语言CDL：一份语法表加一个C17实例，够不够用

如果你从搜索引擎点进来，多半是带着两类疑问：电路描述语言CDL到底描述了什么，以及它和Cadence那套CDL网表是不是一回事。这份PPT解决的是前者——它把CDL的语法规则、C17电路描述实例和奈良大学C语言编译器的内部结构串成了一条完整的链。适合数字电路课程设计、测试生成方向的研究生，以及想把门级电路描述转成内部结构表做仿真验证的工程师。我自己第一次看这份PPT时，觉得语法这么简单、实例这么短，半天就能跑通；真正动手把C17的CDL编译出结构表、再转成现代EDA工具能认的网表，才发现PPT里没写出来的细节全在边角处等着踩坑。

2. 语法规则与C17实例：从三类语句到逐行拆解CDL描述

2.1 语句分类：第一列字符就是CDL的语法开关

CDL的语句体系只用了三个“开关”：一行第一列是空格，代表函数/连接语句；第一列是星号“*”，代表说明语句；第一列是等号“=”，代表继续语句。也就是说，CDL不靠缩进或者关键字来区分语句大类，而是把第一列字符当作用户态标志。这个设计让语法解析变得非常简单，但也埋了雷：函数语句过长要换行时，续行必须以“=”开头，很多人会习惯性地继续写空格，结果编译器把第二行当成新的函数语句处理，直接报“前驱不存在”之类的错误。

除第一列外，CDL忽略所有空格，所以行内怎么缩进都不影响语义，第一列必须是那个开关。标号（信号名）长度不超过8个字符，不能包含空格、逗号和斜杠。这三条限制分别对应编译器里的数组长度、参数分隔符和语句分隔符，属于写死了的硬约束。

说明语句和继续语句的处理逻辑不一样。说明语句相当于注释，编译器读到“*”开头的行直接跳过；继续语句则会被编译器当成上一行的一部分拼回去，所以“=”开头的行不允许单独出现。在状态机实现里，这对应两个完全不同的状态：跳过态和续行态。理解了这一点，你就能明白为什么第一列的字符要区分得这么严格——它不是排版需要，而是编译器语义的一部分。

2.2 函数/连接语句的格式细节：斜杠分隔的三段式

所有函数/连接语句都采用“关键字/参数/结果”的三段式结构，用斜杠“/”分隔。AND、OR、NAND、NOR是同一族，格式是AND/inp1,inp2,...,inpn/out/，n>=1。注意语句末尾还有一个斜杠，PPT里C17写法有时省略末尾斜杠，但语法定义里是带的。我建议一律写全：多一个斜杠不亏，少一个斜杠编译器可能把下一行第一个字符当成继续解析的对象。XOR和NOT有约束：XOR输入n>=2，NOT只接受一个输入。

FOUT是扇出语句，格式FOUT/inp/out1,...,outm/。扇出源inp扇出到多个分支线，这里有一条确定性规则：out1,...,outm不能是另一个扇出分支的输入——意思是作为输出分支的标号，不能再作为FOUT的扇出源。它保证了整个电路的扇出结构呈现“点-分支-门输入”的清晰层级，编译器构建flist时才不会出现一个位置同时被多条链引用的歧义。

IN和OUT语句处理与外部环境的接口。完整形式是IN/Pin1,...,Pink/inp1,...,inpk/，Pin是管脚名，inp是内部信号名；如果每个Pini和inpi都相同，可以简写为IN/inp1,...,inpk//。注意简写时两个斜杠之间是空的，这个空段很容易被漏掉。OUT语句同理。VCC/GND语句把若干条线接到电源或地，格式VCC/line1,...,linem/和GND/line1,...,linem/。C17实例没有用到VCC/GND，但包含时序元件的电路描述里这两条语句必不可少，编译器会把VCC/GND标号也当作普通元素放进elmtbl，用type 6和7标记。

注意：IN/OUT的简写形式里，两个斜杠之间是空段，写的时候别把那个空段当成多余的东西删掉。

还有一条值得注意的边界：AND族输入个数没有上限。语法里写的是n>=1，这意味着你可以写AND/a,b,c,d,e,f/g/这样的六输入门。编译器不会拦你，但转换到Verilog时原语只支持双输入，需要手动拆成两级门。我在第4章给的映射脚本只处理双输入情况，遇到多输入门会输出语法错误的Verilog，这是已知的简化边界。

2.3 C17电路逐行拆解：五个输入两个输出，三个扇出点

C17是测试生成领域常用的benchmark电路，PPT里用CDL描述如下：

IN/ 1GAT,2GAT,3GAT,6GAT,7GAT // OUT/ 22GAT,23GAT // FOUT/ 3GAT/8FAN,9FAN / NAND/ 1GAT,8FAN /10GAT NAND/ 9FAN,6GAT /11GAT FOUT/ 11GAT/14FAN,15FAN / NAND/ 2GAT,14FAN /16GAT FOUT/ 16GAT/20FAN,21FAN / NAND/ 15FAN,7GAT /19GAT NAND/ 10GAT,20FAN /22GAT NAND/ 21FAN,19GAT /23GAT END

按行拆解：IN行是简写形式，5条输入线的管脚名与内部信号名一致，都是1GAT、2GAT、3GAT、6GAT、7GAT。OUT行同理，输出22GAT、23GAT。第一条FOUT把3GAT扇出到8FAN和9FAN两条分支，后续可以看到8FAN进第一个NAND、9FAN进第二个NAND。第一条NAND输入1GAT和8FAN，输出10GAT；第二条NAND输入9FAN和6GAT，输出11GAT。

中间的FOUT链是理解C17结构的关键：11GAT扇出成14FAN、15FAN；2GAT与14FAN做NAND输出16GAT；16GAT再扇出成20FAN、21FAN。最后一句，10GAT与20FAN进NAND输出22GAT，15FAN与7GAT进NAND输出19GAT，21FAN与19GAT进NAND输出23GAT。8FAN、9FAN、14FAN、15FAN、20FAN、21FAN都是扇出分支，数量和定义对得上。

这里“内部门输出”指10GAT、11GAT、16GAT、19GAT这4个门的输出；扇出点是8FAN、14FAN、20FAN所在的三个FOUT源；扇出分支是它们各自扇出的两条线，3×2=6。这个实例把CDL语法中的IN、OUT、FOUT、NAND、END全部覆盖，没有VCC、GND、OR、XOR——一份最短的描述，却能验证编译器对大多数核心语句的处理。

3. CDL编译器内部结构：ELST、flist与PIOT表的配合

3.1 编译器流程：一个输入文件、两个输出文件加屏幕报告

奈良大学的CDL Compiler用C语言编写，它的工作流非常直接：读入一个.cdl文本描述，输出电路内部表示、电路信息和错误信息，同时在屏幕上打印执行报告。PPT里的流程图把这条链路画得很清楚，四个文件对应四个出口：#1是输入文件，即电路的CDL语言描述；#2是输出文件，即电路表（Circuit Table）；#3也是输出文件，记录电路信息和错误信息；#4是屏幕输出，给出执行报告。

落到具体文件，输入是*.cdl，输出是*.tbl和*.prn。tbl是编译器生成的电路表，prn是可供人阅读的打印报告。常见做法是先编译源码再跑命令：

# 假设已经拿到cdl_compiler.c源码（C语言） cc -o cdlcomp cdl_compiler.c ./cdlcomp c17.cdl

如果运行成功，会在当前目录得到c17.tbl和c17.prn。c17.tbl里就是那份电路表，c17.prn里能看到门类型统计和错误信息。如果没看到输出文件，先检查输入文件第一列的字符是不是符合语法开关——我曾经因为文件开头有一个不可见的多字节空白字符，导致空行判断出错，整个文件被解析成了空电路。

3.2 元素表ELST：8字符标号、类型编号与前驱后继索引

电路表的核心是元素表，每个标号对应一个ELST结构体：

typedef struct elmtbl { char name[9]; /* 标号名，最长8字符+'\0' */ int type; /* 标号类型，见类型编号表 */ int nfi, fil; /* 前驱个数，前驱起始位置 */ int nfo, fol; /* 后继个数，后继起始位置 */ } ELST;

name[9]对应语法里的8字符上限，第9字节留给C字符串结束符。type是标号类型，编号设计里最值得注意的一点是正负号：NAND是-1、NOR是-2、NOT是-3，而AND是2、OR是1、XOR是5。用负号把反向门和正相门区分开，遍历时只需要判断type的符号就能知道这个门是否带反相输出。至于SRL(8)和FOUT(3)，PPT只给了编号定义没有展开用途，按上下文看SRL大概率是时序锁存类元件，C17实例没有用到。

nfi和nfo不是直接存“邻居地址的数组”，而是“个数+起始位置”的索引模式。当nfi=1时，fil直接存放前驱在elmtbl中的下标；当nfi>1时，fil存放前驱列表在flist中的起始下标，连续取nfi个元素就是全部前驱。fol同理处理后继。这种设计的好处是多数门的扇入扇出都很小，用flist做扩展存储，避免在ELST里放变长数组。

3.3 前驱后继扩展表flist与输入输出表PIOT

flist是一个int数组，它存两类东西：elmtbl中的下标位置，以及VCC/GND在elmtbl中的位置。每个标号的前驱或后继在数组中相对集中，所以只要有了fil、fol和nfi、nfo，就能在一段连续区间里遍历所有邻居。查找复杂度O(nfi)或O(nfo)，对测试生成这类需要反复遍历拓扑的程序来说够用。

输入输出表PIOT的定义同样简单：

typedef struct piotbl { char name[9]; /* 输入或输出标号名 */ int ptr; /* 在elmtbl中的位置 */ } PIOT;

pitbl和potbl分别存原始输入和原始输出。这里有个容易忽略的点：IN/OUT语句里出现的标号也会出现在ELST里，PIOT的ptr就是为了把输入输出标号和元素表条目建立映射，供后续仿真程序快速得到电路边界。

编译器还维护一组全局统计量：lpnt和slist是elmtbl和flist的长度指针；inpnum和numout分别是输入数和输出数；nfout、nnot、nnor、nnand、nor、nand、nxor、nsr分别是FOUT、NOT、NOR、NAND、OR、AND、XOR、SRL的标号个数。看到这组变量可以推断，编译器在解析过程中顺便做了门类型统计，所以.prn文件里能直接打印“这个电路有几个NAND几个FOUT”，不需要额外遍历。这意味着你拿到.prn，其实已经拿到一份电路的门类型清单，可以直接拿来和PPT的统计值对比，作为解析正确性的第一道校验。

4. 从CDL到可用的网表：文件解读与自制解析器

4.1 把编译器输出用起来：.tbl与.prn的解读顺序

拿到.tbl和.prn后，先看哪个？我的习惯是先看.prn。因为.prn是执行报告，它直接告诉你编译过程中发生了什么、有几个错误、有几类门。如果.prn里提示Input Error，回.cdl文件找语法问题，不要先去读tbl。tbl是结构表，供程序使用，不是给人逐字节读的；如果你想确认编译结果对不对，可以写个小程序把tbl按ELST结构体读出来，逐条打印标号、type和前后继。

这里有一个教学场景下常见的处理方式：源码包里的编译器可能直接把结构体dump到.tbl。这时候你可以用C语言的fread按ELST大小直接读：

#include <stdio.h> #include <stdlib.h> typedef struct elmtbl { char name[9]; int type, nfi, fil, nfo, fol; } ELST; int main(int argc, char **argv) { FILE *fp = fopen(argv[1], "rb"); ELST e; while (fread(&e, sizeof(ELST), 1, fp) == 1) { printf("%-8s type=%2d nfi=%d fil=%d nfo=%d fol=%d\n", e.name, e.type, e.nfi, e.fil, e.nfo, e.fol); } fclose(fp); return 0; }

这段代码按结构体大小连续读取.tbl，把每个标号的连接关系打印出来。需要注意，这只适用于结构体直接dump的二进制布局；如果编译器输出的是文本表或带文件头的格式，fread会读到错位的数据。

提示：先看.tbl前16个字节里name字段是不是可读ASCII，是的话按结构体读基本没问题；如果全是乱码，说明.tbl不是直接的ELST布局，考虑用解析器自己生成结构表。

如果你没有编译器的可执行文件，也不确定能不能跑起来，最省事的办法是跳过编译器，直接用脚本解析.cdl。CDL语法规则简单，状态机的状态不过四五个，手工写一个解析器一个下午就能跑通。

4.2 一个可用的CDL解析器骨架（Python版）

下面是针对本资源语法规则的最小解析器，覆盖IN、OUT、FOUT和各类门，遇到END停止：

import sys def parse_cdl(filepath): gates = [] # list of (keyword, params, output) inputs, outputs = [], [] in_names, out_names = [], [] with open(filepath, 'r', encoding='utf-8') as f: lines = f.readlines() for raw in lines: line = raw.rstrip('\n') if not line.strip(): continue first = line[0] if first == '*' or first == '=': # 注释与续行：教学场景可忽略，完整实现需拼接 continue stmt = line.strip() if stmt.startswith('END'): break # 按斜杠切分：格式为 KEYWORD / params... / output... parts = [p.strip() for p in stmt.split('/')] keyword = parts[0] if keyword == 'IN': # 简写 IN/a,b// 或完整 IN/pin1,pin2/inp1,inp2/ if len(parts) >= 4 and parts[2] != '': in_names = parts[1].split(',') inputs = parts[2].split(',') else: in_names = parts[1].split(',') inputs = parts[1].split(',') elif keyword == 'OUT': if len(parts) >= 4 and parts[2] != '': out_names = parts[1].split(',') outputs = parts[2].split(',') else: out_names = parts[1].split(',') outputs = parts[1].split(',') else: # 通用门：NAND/ a,b / out / params = parts[1].split(',') out = parts[2] gates.append((keyword, params, out)) return {'in_names': in_names, 'inputs': inputs, 'out_names': out_names, 'outputs': outputs, 'gates': gates} if __name__ == '__main__': result = parse_cdl(sys.argv[1]) print("inputs:", result['inputs']) print("outputs:", result['outputs']) print("gates:", result['gates'])

解析逻辑说明：IN/OUT语句有两个分支——简写和完整形式。以IN为例，IN/a,b//会切分成['IN', 'a,b', '', '']，parts[2]为空，表示管脚名等于信号名；IN/p1,p2/a,b/则parts[2]非空，需要把管脚名和信号名分开存。其他门语句统一按“关键字、输入参数、输出端”三段处理。参数说明：parts[1].split(',')处理逗号分隔的输入列表；如果遇到FOUT，parts[2]也可能包含多个输出，需要把out扩展成out_list = parts[2].split(',')。

4.3 把CDL转成Verilog门级原语：一个可复现的转换脚本

解析器拿到gate列表后，距离“能在现代EDA工具里做仿真”只差一步：把每个门换成对应的Verilog原语。NAND变成nand，AND变成and，FOUT不需要原语——它只是把同一根线连到多个地方，在网表里天然表达为“一个输出信号出现在多个门的输入列表里”。所以转换规则是：忽略FOUT，直接为每个非FOUT门生成一行实例化：

verilog_map = { 'NAND': 'nand', 'AND': 'and', 'OR': 'or', 'NOR': 'nor', 'XOR': 'xor', 'NOT': 'not' } def to_verilog(parsed, module_name='c17'): lines = [f"module {module_name}("] lines.append(", ".join(parsed['inputs'] + parsed['outputs'])) lines.append(");") for name in parsed['inputs']: lines.append(f"input {name};") for name in parsed['outputs']: lines.append(f"output {name};") gates = [g for g in parsed['gates'] if g[0] != 'FOUT'] for kw, params, out in gates: prim = verilog_map[kw] lines.append(f"{prim} ({out}, {', '.join(params)});") lines.append("endmodule") return "\n".join(lines)

转换说明：Verilog原语的端口顺序是(output, input1, input2, ...)，所以这里先写out再写params。这段脚本输出的是一个最简单的门级网表，没有wire声明——因为CDL里FOUT产生的中间线（如8FAN、9FAN）会同时出现在两个门的端口列表里，Verilog对未声明wire默认隐式声明，功能仿真可以跑，但综合工具会警告。要消除警告，需要collect所有中间线名并显式声明wire，这一步在完整实现里不要省。另外，前面提到的多输入AND/OR需要预展开成二叉原语树，这个脚本针对C17的双输入门场景够用，但对通用电路需要再加一层展开逻辑。

5. 常见问题与避坑：五个边角上的经典翻车记录

CDL的语法不长，但正因为简单，真正动手时翻车往往不在语法，而在边角约定。我把这几类问题按现象、原因、解决三个层次整理如下，每一条都是我或身边同事实际遇到过的情况。

5.1 标号超过8字符：名字被截断还是被拒绝

现象：在C17基础上加一个名为SIGNAL_AB10的输入信号，编译器没有中断执行，但后续生成的表里出现了两个标号SIGNAL_A和SIGNAL_B，仿真结果完全对不上。

原因：ELST的name字段是char[9]，语法规则不允许超过8字符的标号。部分教学编译器实现不做边界检查，直接把超出部分写进相邻的type字段或直接截断，导致原本不同的两个标号在表里变成同一个名字。

解决：在写CDL之前就按8字符上限规划命名规范。C17里1GAT、8FAN这种“数字+三个字母”的命名就是为此服务的。如果你在解析别人的文件时遇到可疑的重复标号，打开.tbl用3.2节的fread小程序打印name列，看到有标号缺字符就可以实锤了。动手前先过一遍所有标号长度，是最便宜的后悔药。

5.2 FOUT扇出分支又当扇出源：结构表出现歧义

现象：在CDL里写了类似FOUT/A/B/之后，又写了FOUT/B/C,D/，编译器没有报语法错，但遍历flist时发现B的位置对应关系紊乱，某些遍历会重复访问同一个节点。

原因：CDL语法明确写了“out1,...,outm不能是另一个扇出分支的输入”，这句话的意思是扇出分支只能作为门的输入出现，不能作为FOUT的源。违反这条规则虽然不触发语法错误，但破坏了编译器构建扇出结构时的层级假设，flist里的引用关系会变得不可预测。

解决：把每个FOUT源定义成独立标号，不要复用扇出分支名。C17的做法是先给门输出一个门级标号（如11GAT），再通过FOUT生成14FAN、15FAN两条分支，后续的门只消费分支名。按这个模式写，编译器生成的flist永远是干净的两段式：扇出源在elmtbl，扇出分支在flist。

5.3 把type编号当成通用门类型去映射

现象：自己写的网表转换脚本里写死了if type == 1 then "OR"，结果C17电路生成的门列表和电路图完全对不上——本该是NAND的门输出变成了AND。

原因：CDL的type编号里NAND是-1、NOR是-2、NOT是-3，都是负数。如果只按“类型编号从小到大”映射，很容易把-1当成无效值跳过，或者把-1和1之间的对应关系搞错。另一个常见错法是拿这个编号直接对接其他EDA工具的库门类型编号，两个体系没有对应关系。

解决：在解析和转换层建立独立的映射表，从代码里注释清楚正负号含义。上面4.3节的verilog_map就是一个做法：用关键字而不是数字编号做映射键，绕开type编号的坑。如果你需要从.tbl导出，先打印一份type对照表确认正负号，再写映射。

5.4 和Cadence CDL网表混淆

现象：在搜索引擎里搜“cdl导入为schematic”找到这份PPT，按Cadence流程导入却一直失败，误以为PPT语法和Cadence CDL兼容。

原因：Cadence的CDL其实是SPICE网表的一种衍生格式，关键字是MODEL、SUBCKT这些，语法重点在器件参数和模型引用；这份PPT里的CDL是教学用的电路描述语言，只有门级逻辑连接，没有器件参数和模型概念。两个“CDL”除了名字缩写相同，几乎没有交集。

解决：先确认手里文件的内容形态。如果文件里出现SUBCKT、MODEL、*.SCALE这种关键字，是Cadence CDL；如果文件里是IN/、FOUT/、NAND/这种三段式语句，是这份PPT的CDL。前者按“cdl import schematic”的常规流程走；后者必须先转成Verilog或SPICE网表再做导入，转换用4.3节的映射表即可。

5.5 编译输出缺失或为空

现象：执行cdlcomp后只看到.prn，没有.tbl，或者.tbl大小为0字节；再看.prn，里面提示Input Error。

原因：最常见的是输入文件第一列字符不符合三个开关的约定。比如复制粘贴时产生了行首空白，但文件里实际是全角空格；或者某行以Tab开头。Tab不是空格，编译器第一列判定失败，整行被当作无效语句，输入表为空。

解决：用十六进制查看工具检查.cdl文件每一行的第一个字节，必须是0x20（空格）、0x2A（*）或0x3D（=）。修复后重新编译。用sed批量替换行首Tab：sed -i 's/^\t/ /' file.cdl。改完重新跑一遍编译器，多数情况下报错就消失了。

6. 进阶验证：写一个CDL自检脚本，确认转换结果不是黑盒

把CDL转成Verilog只是第一步，怎么确认转出来的网表和原始CDL描述的是同一个电路？我的习惯是不相信任何转换器的第一版输出，而是写一个自检脚本：从解析结果里提取所有线网和门，反向计算原始CDL的统计值——输入数、输出数、门类型计数、扇出分支总数——和PPT官方给出的C17统计对比。C17的参考值是17个结点、5个输入、2个输出、4个内部门输出、3个扇出点、6个扇出分支，任何一个统计对不上，说明解析链路有bug。

def check_stats(parsed, inputs=None, outputs=None): in_cnt = len(parsed['inputs']) out_cnt = len(parsed['outputs']) gate_cnt = len(parsed['gates']) fanout_src = [g for g in parsed['gates'] if g[0] == 'FOUT'] fanout_br = sum(len(g[1].split(',')) for g in fanout_src) print(f"inputs={in_cnt}, outputs={out_cnt}, gates={gate_cnt}") print(f"fanout_points={len(fanout_src)}, fanout_branches={fanout_br}") if inputs is not None: assert in_cnt == len(inputs), "输入数不匹配！" if outputs is not None: assert out_cnt == len(outputs), "输出数不匹配！"

这段脚本从解析结果里提取输入、输出、门数量、扇出点和扇出分支的统计值，和PPT官方给出的C17统计对比。扇出分支数的计算方式是遍历所有FOUT语句，把每条FOUT的第二个参数段按逗号切分后求和，也就是把所有扇出分支线数累加。C17的3个扇出点各扇出2条分支，所以期望值是6；如果你的解析器把FOUT的输出端当作单个字符串处理，这里会得到3而不是6，说明解析逻辑还必须把FOUT的多个输出拆开。

在实际做C17转换项目时，我还会加一道“反向打印”验证：把解析出的网表按线网名排序，打印成文本，人工对照PPT里的C17拓扑图。这样做可以把编译器的黑匣子变成一个可见的中间产物，任何一个连接错误都会在打印结果里暴露出来。从那以后，我每次拿到别人的CDL描述，都会强制走一遍“解析→统计对比→反向打印”的流程，再谈下一步的仿真和验证。CDL的教学属性决定了它的语法足够简单，但正因为简单，翻车点往往藏在名字相等、斜杠缺失、扇出复用这些不起眼的地方，希望这份拆解能帮你少走几次弯路，让CDL真正为你所用，而不是成为你验证流程里的一个黑盒。

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