MOS器件物理：模拟CMOS设计的地基与核心要点

MOS器件物理是模拟CMOS设计的“地基”。很多人刚开始学模拟IC时，总喜欢跳过器件物理直接上手画电路、调仿真，结果后面遇到偏置点不对、增益上不去、噪声超标的问题，翻回来查根因，发现全卡在对器件行为理解不透上。这一章如果吃透了，后面看电流镜、差分对、带隙基准都会顺很多。所以这篇内容不只是“复述教材”，我更想把里面最核心的物理概念、设计关联点和容易踩的坑一起梳理清楚，给正在啃模拟IC的人一份能直接参考的笔记。

这篇整理适合几类人看：微电子专业正在学模拟CMOS的学生、刚入行做模拟版图或电路设计的工程师，以及想做电源、传感器接口等模拟模块但需要补器件基础的同学。内容会从能带、栅氧这些底层概念讲起，一直延伸到I-V特性、二级效应、小信号参数和版图失配，最后附上我实际调试中遇到过的几个误区。

1. MOS器件物理基础到底在讲什么

模拟CMOS设计的第一步，不是背公式，而是理解“MOS管为什么是这样工作的”。很多人直接用平方律公式算电流，算完和仿真对不上，就开始怀疑模型有问题。实际上，现代工艺下的短沟道器件，单纯的平方律已经不够用了，但要理解仿真结果为什么偏离，还是得从物理机制出发。

1.1 从能带结构说起，为什么模拟设计也要懂半导体

一提到能带，很多人的第一反应是“这是固体物理的内容，跟电路设计没关系”。其实关系很大。MOS管的导通和关断，本质上就是在控制半导体表面“有没有形成导电的沟道”，而判断沟道是否形成，看的就是能带在栅压作用下的弯曲程度。

我自己的体会是，不需要把薛定谔方程从头推一遍，但有几个概念必须建立直觉：

• 费米能级决定了载流子的分布，N型衬底和P型衬底的区别，本质上是费米能级的位置不同。
• 栅极加电压后，半导体表面的能带会弯曲；弯曲到一定程度，少数载流子在表面富集，这叫“反型”。
• 阈值电压Vth，就是让表面发生强反型所需要的最小栅压。

在CMOS工艺里，NMOS通常做在P型衬底（或者P阱）里，PMOS做在N阱里。栅压驱动沟道反型的过程，就是能带弯曲的过程。这些概念不彻底搞懂，后面看体效应、温度漂移、噪声都会觉得莫名其妙。

1.2 栅氧电容与阈值电压的构成

MOS管能工作的核心物理结构是“金属-氧化物-半导体”这个电容叠层。栅氧化层厚度tox决定了单位面积栅氧电容Cox的大小：

Cox = εox / tox

其中εox是二氧化硅的介电常数，tox是栅氧厚度。tox越薄，Cox越大，单位栅压能感应的电荷越多，跨导也越高。这也是工艺节点不断微缩的物理动力之一。

阈值电压的构成要复杂一些，但可以拆解成三部分：

Vth = VFB + 2ΦF + (√(2qεsiNA(2ΦF))) / Cox

第一部分VFB是平带电压，由功函数差和氧化层电荷决定；第二部分2ΦF是强反型所需的表面势；第三部分是耗尽区电荷对栅压的贡献。这里面每一项都跟工艺相关，设计师改不了，但要知道：Vth会随衬底掺杂浓度NA升高而升高，随Cox增大而降低。

实际仿真中，Vth不是固定值，它会受到衬底偏置、温度、沟道长度甚至漏源电压的影响，这些后面展开说。

1.3 一个类比：MOS管就是水库闸门

拿水库来类比MOS管，很多抽象概念一下子就清楚了。

栅极是闸门，源极是上游水库，漏极是下游河道。闸门抬得越高（VGS越大），放行的水就越多（电流越大）。漏源电压VDS相当于上下游的水位差，水位差越大，水流越急，但闸门开到一定程度，水的流量受闸门开度限制，不再随水位差线性增加——这就是饱和区。

再看衬底，它像大坝的坝体。如果坝体被施加一个反向的“抬升力”（衬底电压降低了），相当于把闸门的底槛抬高了，同样的闸门开度放水量就变少了。这就是体效应对阈值电压的影响：VSB增大，Vth升高，电流变小。

这个类比在分析偏置电路时特别管用。比如你设计一个电流镜，明明两个管子宽长比完全一样，结果镜像电流就是不准，查了一圈发现是衬底电位不一致导致Vth失配。

2. I-V特性曲线：三个工作区与模拟设计的“甜点”

MOS管的I-V特性曲线是整个模拟设计的地图。拿到任何一颗管子，第一步就是看它的VGS-ID曲线和VDS-ID曲线，判断它工作在哪个区域。不同区域的电流方程、输出电阻、噪声特性都不一样，电路设计的目标就是让管子待在合适的工作区。

2.1 截止区、线性区、饱和区怎么划分

按照教科书定义，以VGS和Vth的关系划分截止区，以VDS和Vov（过驱动电压，Vov = VGS - Vth）的关系划分线性区和饱和区：

• 截止区：VGS < Vth，沟道未形成，ID ≈ 0。
• 线性区（三极管区）：VGS > Vth 且 VDS < Vov，沟道连续，ID随VDS近似线性变化。
• 饱和区：VGS > Vth 且 VDS ≥ Vov，沟道在漏端夹断，ID基本只受VGS控制。

模拟设计里，绝大多数放大管都工作在饱和区。原因很简单：饱和区的漏电流对VDS不敏感，输出阻抗高，增益才能做上去。线性区的管子像一个小电阻，适合做开关和可变电阻，不适合做放大。

2.2 饱和区为什么叫“饱和”，电流为什么几乎不变

饱和区电流几乎不随VDS变化，要理解这一点，得看沟道夹断的物理图像。

当VDS增大到等于Vov时，漏端的栅-沟道电压差VGD等于Vth，此时漏端附近的沟道刚好夹断（反型层消失）。夹断点之后，载流子被强电场扫向漏端，形成空间电荷区。继续增大VDS，夹断点略微向源端移动，沟道有效长度缩短，但沟道两端的电压降基本不变，所以电流不再随VDS线性增加，而是趋于饱和。

对应的平方律公式是：

ID = (1/2) μCox (W/L) (VGS - Vth)^2

这里μ是载流子迁移率，W/L是宽长比。注意，平方律是长沟道器件的近似，短沟道里由于速度饱和，ID会趋于Vov的线性关系而不是平方关系，但这是后话。

2.3 体效应：衬底电压不是摆设

在电路中，NMOS的衬底通常接地，PMOS的衬底通常接电源，但如果一个电路中NMOS的源极电位不为0（比如差分对里共源节点的电位会跟着输入变化），那么VSB就不为0，Vth就会发生变化。

体效应的公式：

Vth = Vth0 + γ(√(|2ΦF + VSB|) - √(|2ΦF|))

γ是体效应系数，典型值在0.3到0.7之间。VSB越大，Vth越高，这会让偏置电流变小。在运放共源级、电流镜、开关电容电路里，体效应经常是偏置失配的罪魁祸首。

我在设计一个差分输入对时踩过这个坑：输入共模电压变化，导致两个输入管的源极电位跟着变，VSB不同，Vth不同，结果失调电压飘得厉害。后来在版图上把输入管的衬底单独接一个电位，或者改用深N阱隔离，才把问题压下去。

2.4 沟道长度调制：理想电流源不再理想

考虑沟道长度调制后的饱和区电流公式变为：

ID = (1/2) μCox (W/L) (VGS - Vth)^2 (1 + λVDS)

λ是沟道长度调制系数，和沟道长度L成反比。λ的存在意味着饱和区输出电阻不是无穷大，而是：

ro = 1/(λID) ≈ VA/ID

VA称为Early电压，典型值在10V到50V/μm之间。L越大，λ越小，ro越大，电流源越接近理想。

模拟设计里的一个常用技巧是：需要高增益时，用长沟道器件（大L）而不是短沟道器件，因为ro大了，放大器本征增益gm·ro才能上去。这就是为什么很多基准电路里的管子，L都画得特别长。

3. 那些教科书容易带过的二级效应

教科书讲完三个工作区和平方律公式，一般就直接进入小信号模型了。但真正做设计时，那些“二级效应”往往是决定成败的关键。现代深亚微米工艺里，二级效应甚至比一级效应还要显著。

3.1 亚阈值导通：阈值之下并非关断

很多初学者以为VGS < Vth管子就彻底关闭了，实际并非如此。在亚阈值区，沟道还没有形成强反型，但扩散电流依然存在，ID和VGS呈指数关系：

ID ≈ ID0 · exp(VGS / (ζVT))

其中VT是热电压，ζ是亚阈值摆幅因子。工程上更常用亚阈值摆幅SS来描述，定义是ID变化10倍所需的VGS变化量：

SS = ζVT·ln(10)

理想情况下ζ=1，SS约60mV/dec，实际工艺中由于界面态和耗尽电容的影响，SS通常在70到100mV/dec。

亚阈值区对设计有正反两面影响。开关电路希望亚阈值漏电越小越好，因为漏电意味着静态功耗；但低功耗模拟电路反而会故意让管子工作在亚阈值区，因为这个区域gm/ID最大，能以最低的电流代价获得跨导。弱反型区的gm/ID可以达到25到30 V^-1，而强反型区一般不超过10 V^-1。

3.2 DIBL：短沟道下的漏感应势垒降低

DIBL（Drain Induced Barrier Lowering，漏感应势垒降低）是短沟道效应里最重要的一种。形象地说，漏极电压太高，会“帮”源端的载流子翻越势垒，导致即使VGS低于Vth，漏电流也会显著增加。

DIBL的直接表现是：Vth随VDS增大而降低。在I-V曲线上看，就是输出特性曲线在饱和区不再平坦，而是明显上扬。DIBL与沟道长度强相关，L越小、VDS越高，DIBL越严重。

模拟电路里DIBL会带来什么麻烦？一是输出阻抗进一步降低，电流源不再准；二是如果电路中有阈值电压补偿机制，DIBL会让补偿失效。深亚微米工艺下，L小于100nm时DIBL非常明显，这也是模拟电路尽量不用最小L的另一个理由。

3.3 击穿机制：从栅氧击穿到雪崩击穿

MOS管有几种击穿机制，理解它们能帮你判断管子什么时候会损坏。

栅氧击穿：栅氧化层承受的电场超过介电强度后，栅氧被破坏，栅极和沟道之间形成短路。栅氧厚度越薄，击穿电压越低，现代工艺的薄栅氧器件栅压超过额定值一点点就非常危险。

雪崩击穿（漏源击穿）：漏端PN结承受过高反向电压，载流子在强电场下碰撞电离，产生雪崩倍增效应，电流急剧增大。这种击穿并不一定立刻烧毁器件，但长时间工作在击穿边缘会退化器件可靠性。

穿通击穿：沟道很短时，漏端耗尽区延伸到源端，源漏直接连通。这是短沟道器件特有的问题。

在设计ESD保护电路、功率管和高压接口时，这些击穿电压是硬约束。选器件时一定要查datasheet里的最大额定值，留足裕量。

3.4 温度特性：为什么所有参数都飘

温度对MOS的影响可以总结成一句话：阈值电压随温度升高而降低，迁移率随温度升高而降低。前者让电流增大，后者让电流减小，两者方向相反，所以MOS管电流的温度系数在不同偏置点下可能为正也可能为负。

阈值电压的温度系数约在-0.5mV/°C到-1mV/°C之间。迁移率的温度依赖大约是T^-1.5量级。在某个特定的偏置点下，这两种效应相互抵消，电流几乎不随温度变化，这就是带隙基准里“零温度系数点”的思想雏形。

设计高精度电路时，温度补偿是必修课。比如基准电压源、传感器的前端放大器，都要保证在-40°C到125°C范围内漂移足够小。不看温度特性的设计，流片回来一测温度就翻车。

4. 从物理参数到小信号模型的换算

模拟电路的核心工作，是把大信号偏置确定之后，用小信号模型分析增益、带宽、噪声。小信号模型的参数不是凭空来的，它们都由直流工作点决定。这一节讲清楚gm、ro、gmb和寄生电容到底是怎么来的，怎么快速估算。

4.1 跨导gm的物理本质与快速估算

跨导gm的定义是漏电流对栅源电压的变化率。在饱和区平方律模型下：

gm = μCox(W/L)(VGS - VTH) = 2ID/(VGS - VTH)

第二个等式非常惊艳：gm和ID成正比，和Vov成反比。这意味着，想要更大的gm，要么加大电流，要么减小过驱动电压。减小过驱动电压意味着把管子往弱反型区推，此时gm/ID升高，但速度变慢、面积变大。

设计中有两种路线：固定gm做偏置，或者按gm/ID方法论设计。gm/ID方法在实际工业设计里用得越来越多，因为在短沟道工艺里，平方律模型的误差很大，gm/ID方法直接从仿真数据出发，更准确。我个人的建议是，初学者先把平方律公式的直觉建立好，后面再过渡到查表式设计。

4.2 输出电阻ro与Early电压

ro反映的是沟道长度调制和DIBL共同作用下的输出阻抗。ro越高，电流源越像理想电流源，放大器的增益越高。

本征增益gm·ro是衡量一个管子放大能力的核心指标。长沟道工艺下gm·ro可以轻松做到几百倍甚至上千倍，但深亚微米工艺里，由于λ变大、DIBL变强，gm·ro可能只有几十倍。这也是为什么在先进工艺节点做高增益运放，必须靠多级叠管或多级放大，单级本征增益已经不顶用了。

提高ro的手段主要有：增加L、降低ID、使用Cascode结构。Cascode是利用共栅管把主放大管的VDS稳定住，从而抑制沟长调制和DIBL的影响。这个思路在模拟电路里无处不在。

4.3 衬底跨导gmb：被忽视的第四极

MOS管理想情况下是栅极控制电流，但衬底其实也有“准栅极”的作用。衬底电压变化，通过体效应改变Vth，进而改变电流。小信号模型中，这个效应等效为一个衬底跨导gmb：

gmb ≈ gm · (γ / (2√(2ΦF + VSB)))

gmb和gm的比值一般在0.1到0.3之间。也就是说，衬底的控制能力虽然不如栅极，但绝不干净。在共源放大器中，如果衬底没有接到源极而是接到固定电位，衬底信号就会通过gmb耦合到输出，等于引入了一个额外的输入通路。

如果衬底接的是源极（比如一个独立的P管放在深N阱里，源极和体极短接），gmb的影响就被消除了。对噪声和失调要求极高的电路，这个细节不能省。

4.4 寄生电容与米勒效应：高频性能的隐形敌人

小信号模型中的电容是限制带宽的主要因素。栅极相关的主要电容有：

• Cgs：栅源电容，饱和区约2/3·WLCox。
• Cgd：栅漏电容，饱和区约1/2·WLCox（包含交叠电容）。
• Cgb：栅衬底电容，通常很小。
• Cdb、Csb：漏/源与衬底之间的PN结电容。

高频电路里最麻烦的就是Cgd的米勒效应。共源放大器输入和输出之间有Cgd，由于输出增益为-Av，输入端的等效电容变为：

Ceq = Cgd · (1 + |Av|)

如果Av做大了，Ceq可能比原始Cgd大几十上百倍，直接把主极点压得很低。这也是密勒补偿能用来做频率补偿的原理——故意利用米勒效应把大电容“搬”到关键节点，压低带宽来实现稳定。

我在设计一个三级运放时，就是靠理解米勒效应对每个节点极点的影响，才最终把补偿电容的值定下来。如果不做极点分析，光靠盲调电容，调一星期都未必收敛。

5. 尺寸选择、版图细节与工艺角

模拟设计的很大一部分工作，是在给定功耗、面积和性能约束下，选择每个管子的W/L。这一步看着简单，其实对器件物理的依赖非常深。没有物理直觉，只能盲猜；有了物理直觉，第一次定尺寸就能落在甜点附近。

5.1 W/L怎么选：过驱动电压、功耗与速度的三角博弈

设计流程通常是这样：先根据功耗预算定总电流，然后为每个支路分配电流；接着根据需要的gm或摆率，决定每个管子的过驱动电压Vov；最后用电流公式反推W/L。

举个例子，一个共源放大器的偏置电流ID设为100μA，希望跨导gm为1mS。由gm = 2ID/Vov，可得Vov = 2ID/gm = 0.2V。再用平方律公式：

W/L = 2ID / (μCox·Vov^2)

假设μCox = 200μA/V^2，则W/L = 2×100 / (200×0.04) = 25。这个管子就能定下来了。

如果发现W/L太大导致版图面积超标，就要权衡：加大Vov（L或W变小），但增益和失配会变差；或者接受更大的面积。没有免费的午餐，这就是设计的本质。

5.2 finger与版图匹配的经验法则

确定W/L之后，还要把宽管拆成多个finger并联。原因有两个：一是大W管子的栅电阻很大，会影响高频性能和噪声；二是指状版图能改善匹配。

版图匹配的核心法则是“共质心”和“同方向”。电流镜、差分对的匹配管必须交叉摆放、加dummy管，保证周围环境一致，避免刻蚀偏差导致W产生系统性失配。

失配模型常用：

σ(VTH) = AVT / √(W·L)

AVT是工艺相关的失配系数，单位是mV·μm。面积越大，失配越小。如果设计指标要求失调电压小于1mV，就必须根据AVT反推最小的W·L面积。这不是玄学，是可以精确计算的设计约束。

5.3 工艺角(SS/TT/FF)与失配的工程意义

流片不是每次都在典型条件下。同一个设计，不同晶圆、不同批次之间，阈值电压、栅氧厚度、迁移率都会漂。工艺角仿真就是在极限情况下验证设计是否仍然满足指标。

常见的工艺角组合：

• TT：典型NMOS、典型PMOS
• SS：慢NMOS、慢PMOS（Vth偏高，Cox偏低）
• FF：快NMOS、快PMOS（Vth偏低，Cox偏高）
• FS/SF：两种管型一快一慢

SS角下电流会偏小，电路速度偏慢；FF角下电流偏大，功耗偏高。设计时不能只在TT角调通就完事，必须保证SS、FF甚至FS/SF下都能工作。

我见过有人设计的偏置电路只在TT角正常，SS角电流直接掉了一半，整个芯片功能失效。这就是没把工艺角当回事的教训。好的模拟设计，一开始就要把工艺角的余量留出来，而不是等仿真不通过再打补丁。

6. 常见误区与自查清单

最后分享一些我在学习和调试过程中反复遇到过的误区，列成一张速查表，方便自查。

6.1 仿真中Vth读不准

很多人在仿真器里直接读Vth，发现和公式算的对不上。原因是仿真模型会考虑体效应、DIBL和温度修正，Vth不是一个常数。要准确对比手算和仿真，应该在相同VDS、VSB和温度条件下提取Vth，而不是拿datasheet的典型值硬套。

我的习惯是扫描VGS-ID曲线，用恒定电流法（比如1μA×W/L）定义Vth，再跟模型参数对照。这样可以避免不同定义带来的偏差。

6.2 把饱和区当恒流源，却忘了ro

做电流镜时，如果只按平方律配对W/L，不考虑ro，两个输出支路电压不同，电流就会不相等。最简单的补救方法是加长沟道(Cascode)，或者用电流镜的自校准结构。记住：匹配电流镜的第一步，是让每个支路的VDS尽量一致。

6.3 忘了体效应导致偏置失效

在差分放大器里，如果输入管的源极不是固定电位，VSB在动，Vth就在动。很多新手碰到共模抑制比差、失调大，根本想不到根因在衬底。检查方法：看源极-衬底电压，如果VSB不为零，就得评估体效应的影响。必要时把管子放在独立阱里，源衬短接，从根本上消除gmb。

6.4 高频电路被米勒电容坑

设计高频放大器时，Cgd的影响会随增益放大。一个增益为30dB（约31倍）的放大器，Cgd如果是1fF，等效输入电容就有32fF，在高阻抗节点上可能形成几十MHz甚至更低的主极点。解决思路有：减小源阻抗、做中和电容抵消、采用Cascode隔离，或者在原理图上做米勒补偿的精确计算。

我在实际设计一个高速比较器前端时，就是因为没算Cgd的米勒效应，带宽比预期低了一倍多。后来把预放大级的增益拆分到两级，每级增益降低，米勒效应分摊，带宽才恢复正常。

这一章的知识点，每一个都能在后续电路的某个角落“咬”你一口。器件物理不是造芯片的人专属的功课，模拟设计师把这块基础打牢，后面工作流的每一步都会顺畅很多。希望这篇整理能帮你少走一些弯路，也欢迎在实践中继续补充你自己的体会。