用分立MOS管从零搭建五种逻辑门：从开关原理到工程选型全解析

开篇先聊一个很多人的共同经历：第一次翻开数字电路教材，看到“逻辑门”那一章，脑子里冒出的第一个问题往往是——芯片里到底是怎么把电路做成“与”和“或”的？教材只会画一堆三角形符号和真值表，告诉你“这就是与非门”，但它内部是什么结构，为什么能完成逻辑运算，基本是一笔带过。直到我自己在面包板上用几只MOS管亲手搭出一个与非门，看着LED按真值表亮灭，才真正理解了所谓“逻辑”本质上就是一排受电压控制的开关，而数字芯片内部动辄几亿个晶体管，最小单元恰恰就是这些由MOS管构成的逻辑门电路。这篇文章我想把这个过程完整记录下来，从MOS管的开关原理讲到五种基本逻辑门的搭建，再聊到波形失真和选型问题。不管你是刚入门电子、正在学单片机，还是单纯好奇CPU为什么能用“0和1”算东西，都值得花十几分钟看完。

用分立MOS管搭逻辑门，不是要让你以后放弃74系列芯片去徒手拼CPU，而是为了撕开“逻辑门”这个黑盒。只有亲眼看到每个管子什么时候通、什么时候断，你才会真正理解为什么CMOS电路静态功耗低、为什么栅极不能悬空、为什么驱动能力会受限。

1. 为什么还拿分立MOS管搭逻辑门：这是读懂数字芯片底层的最快路径

1.1 数字芯片里其实没有“魔法”，只有开关

很多人用了几十年电脑手机，也写过不少单片机程序，但始终想不明白一个根本问题：CPU凭什么能算“1+1=2”？答案其实朴素得有点无趣——芯片内部没有任何神秘器件，只有大量的MOS管。每个MOS管在高电平或者低电平的控制下，要么导通、要么截止，形成一个开关。逻辑门电路就是把这一堆开关按照一定拓扑组合在一起，让它们的输出只取决于输入电平的组合，于是就有了“与、或、非”这些行为。

“逻辑”在芯片里从来不是抽象概念，而是实实在在的电压。高电平约等于逻辑1，低电平约等于逻辑0，而MOS管就是那个负责把输出端拉到高电平或者低电平的执行者。想理解数字系统，绕开MOS管直接看真值表虽然能用，但总会觉得隔着一层纱。亲手搭一次逻辑门，这层纱就被捅破了。

1.2 成品芯片与分立搭建，看到的层次完全不一样

现在随便买一颗74HC00，里面就是四个双输入与非门，芯片表面印着引脚图，你照着接就能用。成品芯片当然高效可靠，但它的内部拓扑被封装进了黑色环氧树脂里，你看不见任何一个管子。用分立件搭门电路，等于把芯片内部“解剖”到面包板上，每一根连线都对应着芯片版图里的一条金属走线。

我个人的体会是：如果只想快速实现功能，用成品逻辑门芯片完全没问题，那是工程效率。但如果想真正建立电路直觉，比如为什么与非门上下拉网络要那样接、为什么输入引脚不能悬空、为什么高速信号要考虑走线寄生参数，那最好还是用2N7002和BSS84这种小信号MOS管在面包板上自己搭一遍。这种“模拟视角看数字电路”的训练，对后续分析复杂电路帮助非常大。

1.3 这组实验的目标和路线

这篇文章的实验目标很具体：用增强型N沟道MOS管2N7002和增强型P沟道MOS管BSS84，在面包板上搭建CMOS反相器（非门）、与非门、或非门，再组合出与门、或门，最后用LED和示波器观察输出。这两个管子都是小信号型号，栅极阈值电压低，5V供电下能正常开关，并且是TO-92直插封装，方便面包板使用。

学习路径我会这样安排：先把MOS管当作开关的原理讲透，这是搭门电路的基础；然后逐个拆解五种基本逻辑门的电路拓扑和真值表；接着从时域波形角度讲栅极电容、米勒平台这些动态问题；最后落到选型和工程级适配，包括24V系统怎么用MOS管、实际焊接中容易踩的坑。

2. 搭门前必须搞清楚的三个问题：导通条件、符号与“开关”等效模型

2.1 三个极和导通条件：NMOS与PMOS正好相反

MOS管是电压控制器件，它有三个极：栅极G（Gate）、漏极D（Drain）、源极S（Source）。对于增强型N沟道MOS管（NMOS），当栅极和源极之间的电压VGS大于阈值电压VGS(th)时，漏极和源极之间形成导电沟道，管子导通；VGS低于阈值时，沟道消失，管子截止。2N7002的VGS(th)大约在1V到2.5V之间，所以5V驱动完全没问题。

P沟道增强型MOS管（PMOS）的电压方向和NMOS正好相反。PMOS的VGS(th)是一个负值，比如BSS84的VGS(th)大约在-0.8V到-2V之间。只有当VGS低于这个负阈值时，也就是栅极电压明显低于源极电压时，PMOS才会导通；当VGS接近0V或为正，PMOS截止。理解这一点非常关键，很多人第一次搭PMOS电路时习惯性认为“给高电平就导通”，结果接反了，电路完全不工作。

可以这样类比：NMOS相当于一个“高电平闭合的常开开关”，PMOS相当于一个“低电平闭合的开关”。这个类比够通俗，但也别太较真，因为实际开关行为还受到源漏电压的影响，要判断一个MOS管到底通没通，最终还是要看VGS有没有超过阈值。

2.2 符号、体二极管与互补关系的底层逻辑

看电路图时，NMOS和PMOS符号的区别在于衬底箭头的方向。NMOS箭头指向沟道里面（或者指向衬底），PMOS箭头指向外面，同时PMOS通常在栅极上加一个小圆圈表示低电平有效。这些小细节在阅读芯片数据手册或别人画的原理图时非常有用，建议花几分钟牢牢记住。

MOS管还有一个不可忽略的寄生元件——体二极管。它位于漏极和源极之间，方向因N/P沟道而异，对NMOS来说体二极管从源极指向漏极，对PMOS则是反过来的。这个二极管在正常开关过程中通常不会影响电路，但如果源极和漏极接反了，体二极管就会导通，导致MOS管“关不断”，这是一个非常经典的坑。后面我会专门展开讲。

之所以要把NMOS和PMOS组合在一起用，是因为它们天然互补：同一控制电压下，一个导通时另一个截止，两个管子交替工作，组成所谓的CMOS结构，C就是Complementary，互补的意思。这种结构让输出端要么通过PMOS被上拉到VDD，要么通过NMOS被下拉到GND，静态时不会形成从电源到地的直通电流，这是CMOS逻辑电路功耗极低的根本原因。

2.3 和三极管开关的本质区别

很多人在搭MOS管电路之前接触过三极管，容易把两者的驱动方式搞混。三极管是电流控制器件，基极电流Ib控制集电极电流Ic；MOS管是电压控制器件，栅源电压VGS控制漏极电流。所以用MOS管做开关时，你不需要持续向栅极灌电流，栅极输入阻抗非常大，接近无穷。

但这里有个容易被忽视的细节：栅极阻抗高只代表稳态时不需要电流，不代表开关过程不需要电流。每个MOS管的栅极都存在输入电容，在电平切换的瞬间，驱动电路必须为这个电容充放电。切换到高频时，这个充放电电流会变成实实在在的动态功耗，这也是后面讲米勒平台和加速电容的前提。

对做开关电路的人来说，三极管和MOS管各有所长。三极管压降相对固定（饱和时VCE(sat)），小电流控制简单；MOS管导通时表现为一个很小的电阻RDS(on)，在大电流场景下损耗更低，而且输入不消耗直流电流。做逻辑门这种电压型驱动场景，MOS管天然更匹配。

2.4 开关等效模型：导通电阻与截止高阻

在分析逻辑门时，我们可以把导通的MOS管近似看成一个阻值很小的电阻RDS(on)，把截止的MOS管看成阻值极大的电阻。2N7002的RDS(on)在VGS=10V时大约几欧姆，在5V驱动下也就十几欧姆，对于面包板上的LED验证实验来说完全够用。

搭一个最简单的开关验证电路：NMOS的漏极串联一个1kΩ电阻再接5V电源，源极接地，栅极接一个可以切换高低电平的跳线。栅极给高电平时，LED点亮；栅极给低电平时，LED熄灭。这个实验虽然简单，却能直观地看到MOS管开关的全部要素：栅极电压决定沟道是否形成，漏极负载决定导通之后的电流大小。

理解了开关等效模型，再看逻辑门电路就会轻松很多：每一个逻辑门，本质上就是若干个“电压控制的开关”按串联、并联的方式组合，然后共同决定输出节点被拉向VDD还是GND。

3. 从一只CMOS反相器开始，逐个拆解五种基本逻辑门的电路

3.1 反相器：CMOS逻辑门的最简原型

CMOS反相器是整个逻辑门家族的地基，它只需要两个管子：上面一个PMOS，下面一个NMOS，两个栅极接在一起作为输入，两个漏极接在一起作为输出。PMOS的源极接VDD，NMOS的源极接GND。

静态分析如下：输入为低电平时，NMOS截止，PMOS导通，输出通过PMOS被上拉到VDD，所以输出为高电平；输入为高电平时，NMOS导通，PMOS截止，输出通过NMOS被下拉到GND，输出为低电平。这就是“反相”的含义。

这个电路有个非常优雅的地方：不管输入是高还是低，总有一个管子处于截止状态，从VDD到GND之间没有直流通路。所以反相器在静态时的电源电流几乎为零，只有泄露电流。这也是为什么CMOS芯片整体功耗远低于早期TTL芯片的核心原因。当你看到一节纽扣电池能让一个CMOS芯片跑很久时，底层逻辑就在这里。

3.2 与非门（NAND）：两个NMOS串联、两个PMOS并联

与非门是数字电路里最常用的“万能门”，因为它可以单独组合出任何逻辑功能。CMOS与非门的结构非常规整：下拉网络用两个NMOS串联，上拉网络用两个PMOS并联。

在一个二输入与非门中，两个NMOS串联意味着只有当两个输入都为高电平时，两个NMOS才同时导通，输出端才能被下拉到GND；只要有一个输入为低电平，串联通路就断开，输出不会被拉低。两个PMOS并联意味着只要任一输入为低电平，就存在一条从VDD到输出端的导通路径，把输出上拉为高。于是真值表就出来了：只有A=1且B=1时输出为0，其他情况输出均为1。这就是与非逻辑。

这里有一个值得反复体会的思想：CMOS上拉网络和下拉网络天然具有“非”的属性。用MOS管直接构造一个“与门”反而要绕一圈，因为上拉网络是PMOS并联实现的“或”逻辑再取反，下拉网络是NMOS串联实现的“与”逻辑再取反。所以芯片内部大量出现的都是NAND和NOR，而不是直接的AND和OR。

3.3 或非门（NOR）：两个NMOS并联、两个PMOS串联

或非门的拓扑可以说是与非门的镜像：下拉网络用两个NMOS并联，上拉网络用两个PMOS串联。并联的NMOS意味着只要任一输入为高电平，输出就被下拉到GND；串联的PMOS意味着只有当两个输入都为低电平时，上拉通路才成立，输出才为高电平。真值表表现为：只要有输入为1，输出为0；只有全部输入为0，输出为1。

想得到或门，最简单的方法就是在或非门后面再接一个反相器。同理，与门可以由与非门再接反相器得到。这种组合方式会让你意识到，逻辑门的构建从来不是只有一种方案，而是可以用基本门的级联变化出各种功能。

值得注意的是，在多输入门电路中，串联管子数量越多，导通路径的等效电阻就越大，输出电平的摆幅和速度都会受影响。芯片设计里通常通过加大管子尺寸来补偿，而在面包板实验里，三输入四输入门搭起来也能工作，但波形质量会明显变差。

3.4 与门、或门的实现套路以及“为什么不用原生与门”

当你理解了与非门和或非门的结构，可能会问：为什么不做一个原生的CMOS与门？理论上当然可以做，但成本太高。因为CMOS逻辑门的“天然形态”是下拉网络实现“与”后取反，上拉实现“或”后取反，所以任何门输出天然自带非逻辑。如果非要直接输出“与”的结果，就必须在内部再接一级反相器，既增加晶体管数量，又增加一级传播延迟。

所以实际工程中，设计者会尽量只用与非门和或非门来表达逻辑。这也是为什么很多老式TTL手册里，一张复杂逻辑图几乎全是74LS00（四重二输入与非门）和74LS02（四重二输入或非门）在反复组合。产品上画原理图时，大多数工程师也倾向于用与非门加反相器替代与门，就是因为底层的工艺实现更经济。

3.5 异或门：组合四种与非门的经典实验

异或门是加法器和奇偶校验电路的核心，表达式是A⊕B = A·B' + A'·B。用与非门实现最经典的方案是四个与非门组合：先用一个与非门得到NAND(A,B)，再分别用两个与非门得到A与NAND(A,B)的与非结果、B与NAND(A,B)的与非结果，最后再用一个与非门把这两个中间结果合并。这个电路搭出来以后，你能很直观地看到“组合逻辑”是如何由基本门逐级演化出来的。

如果你还想玩得更深一点，可以用一个NMOS和一个PMOS并联组成CMOS传输门。传输门不参与逻辑运算，但它相当于一个电压控制的模拟开关，可以在异或门、数据选择器、D触发器里大量使用。搭过一次传输门，你对“为什么CPU里的加法器能算得那么快”会有完全不同的理解——它本质上不过是几千个这样的开关在协调工作。

4. 动态特性才是分水岭：栅极电容、米勒平台与加速电容的实际影响

4.1 输入波形为什么是“圆”的：栅极电容与RC充放电

静态分析只能解释逻辑门“最终输出是几伏”，但在实际电路中，信号从一个电平跳到另一个电平总需要时间。原因在于MOS管的栅极存在输入电容，任何驱动源都有输出电阻，两者组合在一起就是一个RC低通滤波器。

举个具体例子：如果驱动电阻是100Ω，管子输入电容Ciss约为1nF，那么RC时间常数就是100ns，输出信号从10%上升到90%大约需要2.2个时间常数，也就是约220ns。对于几百kHz的方波，这个边沿退化还能接受；但到了几MHz甚至更高频率，波形就会明显变圆，甚至导致逻辑电平判断出错。用示波器观察反相器的输入和输出波形时，你通常能看到输出相对输入存在延迟，同时边沿也不像理想方波那么陡峭。

4.2 米勒平台：栅极电压“卡住”的那段区间

比栅极电容更隐蔽的是米勒电容，也就是栅极和漏极之间的寄生电容Cgd。在开关过程中，输出端的电压变化会通过Cgd反馈回栅极，导致VGS上升到某个区间时突然变缓，形成一个近似水平的平台，这就是常说的“米勒平台”。

用通俗的话讲：当NMOS开始导通、漏极电压开始下降时，Cgd需要被充电，而这段时间栅极驱动电流一部分被Cgd吸走，没能继续抬高VGS，因此VGS在平台区停留一段时间。这个现象在功率MOS管驱动电路中尤其明显，直接影响开关损耗和关断延迟。

对逻辑门实验来说，米勒平台意味着即使栅极驱动电阻很小，输出波形也不可能做到瞬跳。它会给你一个直观认识：为什么芯片设计里要精细控制晶体管的尺寸比例，为什么高速电路对驱动能力的要求远高于低速电路。在做功率MOS管开关电路时，缩短米勒平台时间通常是提高效率的关键。

4.3 加速电容：给栅极电容瞬间“充电”的小技巧

工程上常用一个很巧妙的方法加快开关速度：在栅极串联电阻上并联一个小电容，这就是加速电容。开关瞬间电容相当于短路，驱动电路可以用很小的阻抗给栅极电容充放电，让VGS快速跨过阈值区；开关结束后电容被充满，相当于开路，不会影响稳态电平。

但加速电容不是越大越好。容量太大会导致栅极电压过冲严重，甚至引起振铃，反而让开关过程变差。我通常在小信号逻辑实验里取10pF到100pF之间，具体值要根据驱动电阻和栅极电荷Qg来试。如果你家里有示波器，可以做一个对比实验：同样一个反相器，栅极串100Ω电阻时看一次波形，再并一个47pF电容看一次，边沿变陡的差异一眼就能看出来。

4.4 扇出：一个逻辑门到底能带几个门

逻辑门还有一个重要指标叫扇出，也就是一个逻辑门的输出能驱动多少个同类型逻辑门的输入端。每个输入端都有栅极电容，扇出越多，总负载电容越大，充放电时间越长，信号边沿退化越严重。

在面包板上做这个实验非常直观：让一个反相器的输出分别接1个、3个、5个反相器的输入，用示波器看不同扇出下的输出波形。你会发现扇出越多，上升沿和下降沿变得越缓，到了某个程度，下一级逻辑门可能都无法正确识别高低电平。这就是芯片数据手册里为什么要标注扇出系数，也是高速PCB设计里为什么要严格控制负载数量的原因。

5. 从面包板到工程板：MOS管选型、高电压适配与常见翻车点

5.1 常见的分立MOS管怎么选

搭逻辑门实验选管子不用太纠结，关键是看几个参数：VGS(th)阈值电压、VDS耐压、RDS(on)导通电阻、栅极电荷Qg，以及封装是否方便。面包板和洞洞板首选TO-92和SOT-23封装的小信号管。

我列一个常用参考表，覆盖低电压实验和功率场合的常见型号：

面包板实验电流很小，2N7002和BSS84完全够了。如果你打算驱动继电器或者电机，再考虑AO3400这类低RDS(on)的贴片管子。选型时还需要注意一个细节：VGS(th)只代表管子开始导通的电压，要可靠导通，实际驱动电压最好高于阈值1V到2V以上。

5.2 5V/3.3V逻辑与24V系统怎么兼容

很多人搭完逻辑门就想直接去控制24V的设备，这时候最容易出问题的是栅极过压。绝大多数小信号MOS管的VGS最大额定值只有±20V，如果直接把24V加到栅极和源极之间，栅极氧化层会被击穿，管子永久损坏。

所以24V环境里要么采用低边开关方式，用NMOS控制负载到GND的回路，栅极用5V或3.3V逻辑直接驱动，因为此时VGS等于逻辑电平和GND之差；要么用电阻分压或者稳压管把栅极电压钳位到安全范围。比如在栅极对地接一个12V稳压管，让VGS不超过12V，这样既能完全导通，又不会损坏栅极。

防反接电路也是24V系统中的常用场景。典型做法是在电源正极串联一个P沟道MOS管，栅极接GND；正常上电时VGS为负，PMOS导通；电源反接时VGS为正或接近0，PMOS截止，后级电路得到保护。实现时一定要在栅极和源极之间加稳压管，避免反接瞬间VGS超限。

5.3 面包板实操中的几个经典翻车点

我说几个自己在面包板上踩过的坑，每个都很容易让人怀疑人生。

第一个是漏极负载电阻忘了加。MOS管导通后漏极电流完全由外部负载决定，如果没有限流电阻，电源通过管子直接到地，轻则管子发烫，重则烧毁。搭门电路时，输出端如果要驱动LED，记得串联一个1kΩ左右的限流电阻。

第二个是把源极和漏极接反。MOS管结构上有体二极管，一旦接反，这个二极管就会导通，导致即便栅极电压不足以让沟道形成，电路也已经通了，表现出来就是“关不断”。用万用表二极管档可以比较快地判断体二极管方向，避免接反。

第三个是输入端悬空。CMOS栅极输入阻抗极高，悬空时外界一点点感应电荷就足以让栅极电压漂移，输出可能随机跳变，甚至两个上下管同时导通引起电流大增。实验时一定要给每个输入端接一个明确的上拉或下拉电阻，哪怕用跳线直接接地或接VDD也行。

第四个是面包板寄生电容在频率较高时捣乱。面包板内部金属簧片之间存在几十pF的寄生电容，实验电路若工作在几兆赫兹以上，波形会严重变形。所以分立逻辑门实验尽量控制在几百kHz以内，想验证高速逻辑最好上PCB。

5.4 从逻辑门到记忆电路与振荡器：还能这样扩展

五个基本门搭完，别急着拆。用两个与非门交叉耦合就能搭出一个基本的RS触发器：两个输出分别反馈到对方的输入端，置位端和复位端可以改变输出状态，而无操作时两个输出保持不变。这个实验最大的意义在于让你看见“记忆”的物理实现——数字电路里的存储功能并不是靠什么玄学材料，而是靠两个逻辑门互相锁定状态。

另一个好玩的实验是搭环形振荡器：把奇数个反相器首尾相连，比如三个反相器串成一个环，电路就会自发振荡，输出端能看到一定频率的方波。这个频率由每个门的传播延迟决定，门数越多延迟越大，频率越低。这就是芯片里时钟信号的基本来源之一。用LED连在输出端甚至能看到微弱的闪烁，当然频率太高肉眼看不见，最好用示波器观察。

从这几个扩展实验中你会发现，所谓“可编程”“可计算”的边界，其实都建立在最基本的门电路之上。理解这一点之后，再看各种芯片的原理框图，你的视角会发生很大的变化：你看到的不再是抽象的模块，而是一群MOS开关在电压控制下协同工作。

最后说一点我个人强烈推荐的操作习惯：每次搭完一个逻辑门电路，不要急着上电，先对照电路图逐根线检查一遍——每颗管子的栅极有没有确定电平，漏极有没有负载，电源和地有没有短路。这套检查流程看起来笨，但能省下大量排查时间。如果你也想彻底搞懂逻辑门，找一个下午，拿几只2N7002、一只BSS84、几个电阻和LED，把这篇里的电路逐个搭一遍，再配合万用表和示波器观察，你会发现数字电路里那些“约定俗成”的规则突然全部变得有血有肉了。