Allegro铺铜实战：动态静态铜、优先级与热焊盘避坑指南

1. 铺铜这件事，远不止“画个铜皮”那么简单

刚入行那会儿，我对铺铜的理解特别朴素——不就是把空白区域填上铜，接地、散热、好看，三件事齐活。直到有一次做一块四层板的电源模块，铺完铜跑DRC全绿，打样回来上电测试，输出纹波大得离谱，负载一加重就开始振荡。折腾了整整两天，最后发现是功率地和信号地通过一整块铜皮“亲密接触”了，地环路把开关噪声全耦合进了反馈网络。那次之后我才真正意识到，铺铜在Allegro里从来不是一个“填充动作”，而是一次涉及网络优先级、铜皮类型、避让规则、热焊盘连接方式的系统性设计决策。

Cadence Allegro作为中高端PCB设计的主流工具，它的铺铜引擎（Shape）和Altium Designer、PADS的逻辑有本质区别。Allegro把铜皮当作一种带网络属性的智能对象来管理，而不是简单的多边形填充。这意味着你在铺铜时做的每一个选择——动态还是静态、优先级设多少、避让间距怎么定、热焊盘用哪种连接——都会直接影响最终的电气性能和可制造性。很多从AD转过来的朋友一开始特别不适应，觉得Allegro铺铜“太麻烦”，但恰恰是这种“麻烦”，让你能在复杂板子上精确控制每一块铜皮的行为。

这篇文章面向的是已经能跑通Allegro基本流程、但在铺铜环节经常翻车的PCB设计者。我会从动态铜和静态铜的本质差异讲起，把优先级机制、避让规则、热焊盘设置、孤岛处理、大电流铺铜策略这些实战中最容易出问题的地方逐一拆开，配上我实际项目中踩过的坑和验证过的参数。不管你现在用的是16.6还是17.4，核心逻辑是通的，版本差异我会在涉及的地方单独说明。

2. 动态铜与静态铜：选错了类型，后面全是坑

2.1 两种铜皮的本质差异

Allegro里的Shape分两大类：动态铜（Dynamic Shape）和静态铜（Static Shape）。很多人知道动态铜会自动避让，静态铜不会，但仅仅知道这一点远远不够。

动态铜的本质是一个实时求解的填充区域。当你放置一块动态铜并赋予网络后，Allegro的铺铜引擎会持续监测这块铜与周围所有对象的关系——走线、过孔、焊盘、其他铜皮、禁布区——然后自动计算避让轮廓。这个计算是动态的，意味着你移动一根走线穿过铜皮，铜皮会自动“让开”并重新填充。听起来很美好对吧？但代价是文件体积增大、刷新变慢、在大面积铺铜时可能产生大量碎铜（islands）。

静态铜则是一块冻结的多边形。放置时是什么形状，它就保持什么形状，不会自动避让任何东西。你需要手动挖空、手动避让，或者用“Shape Edit”工具去修剪。静态铜的优势在于性能好、文件小、行为可预测，适合那些不需要频繁修改的区域，比如已经定稿的电源平面、大面积接地铜。

我一般的做法是：设计前期用动态铜，方便反复调整；设计后期关键区域转静态铜，锁定形状，避免最后出Gerber时铜皮行为突变。这个转换时机很关键，转太早后面改不动，转太晚可能来不及处理转换后暴露的DRC问题。

2.2 什么场景该用哪种铜

具体到实际项目，我总结了几条判断标准：

• 信号层的地铜：用动态铜。因为信号层走线经常调整，动态铜能自动跟随避让，省去大量手动修剪时间。
• 电源平面层：如果平面完整、不需要频繁改动，用静态铜。电源平面通常是大面积整块铜，动态铜在这种场景下容易产生不必要的碎铜，而且刷新慢。
• 大电流路径：用静态铜，并且手动控制形状。大电流铺铜的宽度和形状直接关系到载流能力和热分布，不能交给自动避让去决定。
• 射频/高速区域：用静态铜，配合精确的手动避让。这些区域对铜皮的边界形状敏感，动态铜的自动避让可能产生不规则的边缘，影响阻抗连续性。
• 禁布区周围：看情况。如果禁布区是固定的（比如螺丝孔、安装槽），动态铜会自动避让，省事；如果禁布区形状复杂且需要精确控制避让间距，静态铜手动挖更可靠。

提示：动态铜转静态铜的命令是 Shape > Change Shape Type，转换后铜皮失去自动避让能力，转换前务必确认当前避让结果是你想要的最终形态。

2.3 动态铜参数里最容易被忽略的两个设置

在放置动态铜时，Allegro会弹出参数对话框，大部分人只关注“Assign Net”和“Shape Fill”，但有两个参数直接影响铺铜质量：

第一个是“Minimum Sliver”。这个参数控制铜皮填充时允许的最小碎铜宽度。默认值通常很小，导致铺铜后出现大量细如发丝的铜条。这些碎铜在蚀刻时可能脱落，造成开路或短路。我一般会把它设成当前设计最小线宽的一半左右。比如最小线宽是4mil，Minimum Sliver设2mil，这样小于2mil的碎铜会被自动忽略，不会出现在最终铜皮里。

第二个是“Smooth”选项。动态铜在避让走线和焊盘时，边缘会有一圈“平滑过渡”区域。Smooth设得太小，铜皮边缘会紧贴避让对象，可能不满足间距规则；设得太大，铜皮有效面积缩小，大电流路径的载流能力下降。我的经验值是设为避让间距的1.5到2倍，既能保证规则满足，又不会过度侵蚀铜皮面积。

3. 优先级机制：Allegro铺铜最核心的游戏规则

3.1 优先级到底在控制什么

如果你只能记住Allegro铺铜的一个知识点，那必须是优先级（Priority）。Allegro里每一块铜皮都有一个优先级数值，范围从0到100（不同版本可能略有差异），数值越大优先级越高。当两块铜皮重叠时，高优先级铜皮会“吃掉”低优先级铜皮的重叠区域。

这个机制的本质是解决同一区域多块铜皮的归属问题。比如你在电源层铺了一整块3.3V铜，又在某个局部铺了一块1.8V铜，两块铜在边界处必然有重叠。谁让谁？优先级说了算。1.8V铜优先级设得高，它就会保留完整形状，3.3V铜自动避让；反过来，3.3V铜会覆盖1.8V铜的重叠部分。

我见过太多新手在这里翻车：铺了一块地铜，又铺了一块电源铜，两块铜优先级都是默认值，结果Allegro随机决定谁避让谁，导致电源铜被地铜切掉一块，上电后电源网络局部开路。所以每次铺铜后，第一件事就是检查优先级设置。

3.2 优先级设置的实战策略

我的优先级分配原则很简单：网络越关键、电流越大、形状越精确的铜皮，优先级越高。

具体分层如下：

设置方法：选中铜皮，右键选择“Parameters”，在“Shape Priority”栏填入数值。或者用“Shape Edit”模式下的“Change Priority”命令批量调整。

注意：优先级只影响铜皮之间的重叠关系，不影响铜皮与走线、焊盘的避让。走线和焊盘的避让由设计规则（Constraint Manager）控制，和优先级是两套独立机制。

3.3 优先级冲突的排查方法

当你发现某块铜皮“莫名其妙”缺了一块，或者形状和预期不符，按以下步骤排查：

1. 打开所有铜皮的显示：Color Dialog里把Shape的各个子层都打开，确保没有隐藏的铜皮在“捣乱”。
2. 检查重叠区域的优先级：用“Shape Edit”模式选中重叠区域，看是哪两块铜皮在竞争。
3. 查看DRC报告：Allegro的DRC会报告“Shape to Shape”的间距违规，从中可以反推优先级关系。
4. 临时调整优先级验证：把疑似“肇事”铜皮的优先级调低，看目标铜皮是否恢复完整。如果是，说明优先级设置有问题。

我自己的习惯是，在铺铜阶段每铺完一块铜就立刻设好优先级，而不是等全部铺完再统一调整。这样一旦出现异常，能快速定位是哪块铜皮引入的问题。

4. 避让规则与热焊盘：铜皮和焊盘之间的微妙关系

4.1 全连接还是热焊盘连接

铜皮连接到焊盘的方式有两种：全连接（Solid Connect）和热焊盘连接（Thermal Relief）。这个选择直接关系到焊接质量和电气性能。

全连接就是铜皮直接盖住焊盘，焊盘和铜皮之间没有间隙。优点是载流能力强、导热好，缺点是焊接时散热太快，手工烙铁很难把焊盘加热到锡丝熔化温度，容易造成虚焊。在大电流路径上，全连接是首选；在需要手工焊接的测试点、调试焊盘上，全连接是灾难。

热焊盘连接是在铜皮和焊盘之间留一圈间隙，用四根或更多“辐条”连接。优点是焊接时热量不易散失、回流焊时锡膏不会过度流淌，缺点是载流能力下降、高频下辐条引入额外电感。

我的选择标准：

• 电源和地的大电流焊盘：全连接。载流优先，这些焊盘通常过波峰焊或回流焊，不需要手工补焊。
• 信号焊盘、测试点、调试接口：热焊盘。方便手工焊接和返修。
• 高频信号焊盘：热焊盘，但辐条数量和宽度要控制。辐条太多太宽会引入寄生电容，太少太窄会影响接地效果。
• BGA焊盘：通常用热焊盘，但需要根据BGA的接地要求调整辐条参数。有些高速BGA的接地焊盘要求全连接以降低接地电感。

4.2 热焊盘参数的精确控制

Allegro的热焊盘参数在Constraint Manager的“Shape”规则里设置。关键参数包括：

• Thermal Relief Width：辐条宽度。一般设为焊盘直径的1/4到1/3。太窄载流不够，太宽散热太快。
• Thermal Relief Air Gap：铜皮和焊盘之间的间隙。这个值要大于制造能力的最小间距，通常设6-10mil。
• Thermal Relief Spoke Count：辐条数量。默认4根，大焊盘可以设6根或8根。辐条越多，载流和散热越均匀，但焊接时散热也越快。

我一般会为不同焊盘尺寸建多套热焊盘规则。比如小信号焊盘用4根6mil辐条，电源焊盘用4根15mil辐条，大电流焊盘直接全连接。在Constraint Manager里按焊盘尺寸范围分配规则，Allegro会自动匹配。

4.3 避让间距的层级设置

铜皮避让走线和焊盘的间距，由Constraint Manager里的“Shape to Line”和“Shape to Pad”规则控制。这里有个容易混淆的地方：全局规则和局部规则的关系。

全局规则设的是默认值，比如所有铜皮到走线的最小间距是6mil。但你可以为特定网络或特定区域设局部规则，覆盖全局值。比如高压区域的铜皮到走线间距要设20mil，就在Constraint Manager里为高压网络单独建一个规则集。

我的经验是：全局规则设一个保守值（比如8mil），然后对需要更小间距的区域单独放宽。不要反过来——全局设很小，然后到处加严。因为加严容易漏，放宽不容易漏。全局保守意味着即使你忘了设局部规则，也不会出现间距不足的致命问题。

5. 孤岛处理与碎铜清理：铺铜后的必修课

5.1 孤岛是怎么产生的

孤岛（Island）是指铺铜后与主铜皮区域没有电气连接、被避让区域完全包围的孤立铜块。它们通常出现在走线密集的区域、焊盘阵列的缝隙里、或者多块铜皮交界的角落。

孤岛的问题在于：它们可能浮空（没有网络连接），成为天线接收噪声；也可能通过微小的连接点与主铜皮相连，但在蚀刻时因为连接太细而断裂，变成真正的浮空铜。无论哪种情况，都是可靠性隐患。

5.2 孤岛检测与删除

Allegro提供了自动孤岛检测功能。在Shape参数里有一个“Island Detection”选项，可以设置孤岛的最小面积阈值。小于这个阈值的孤岛会被自动删除。

但自动检测不是万能的。有些孤岛面积不小，但连接点很细，自动检测可能保留它们。我的做法是：

1. 铺铜后先跑一次DRC，看有没有“Island”相关的警告。
2. 用“Shape Edit”模式手动检查：把铜皮显示设为半透明，放大到走线密集区域，肉眼找孤岛。
3. 用Skill脚本批量检测：Allegro支持Skill脚本，可以写一个简单的脚本遍历所有铜皮，报告面积小于某阈值且连接点宽度小于某值的孤岛。这个脚本网上有现成的，也可以自己改。

删除孤岛的方法：选中孤岛，直接Delete。或者用“Shape Edit”里的“Delete Island”命令批量删除。

5.3 碎铜的预防比清理更重要

与其铺完铜再清理碎铜，不如在铺铜时就预防。预防手段包括：

• 调整Minimum Sliver参数：前面提过，设成最小线宽的一半左右，让铺铜引擎自动忽略太细的碎铜。
• 优化走线密度：走线太密的地方，铜皮必然被切成碎片。如果某区域走线密度过高，考虑调整走线间距或换层。
• 合理设置优先级：让大块铜皮优先填充，小块铜皮避让，减少交界处的碎铜。
• 使用“Shape Void”手动挖空：对于已知会产生碎铜的区域，提前用Void命令挖掉，让铺铜引擎不在那里填充。

我做过一块六层板，信号层走线密度很高，铺铜后碎铜多得吓人。后来把走线间距从5mil放宽到6mil，碎铜减少了70%以上。有时候解决铺铜问题，要从布线阶段入手。

6. 大电流铺铜：宽度计算与热设计

6.1 铜皮载流能力的估算

大电流铺铜的核心问题是：多宽的铜皮能承载多大的电流？这个问题没有唯一答案，因为载流能力取决于铜厚、允许温升、环境温度、散热条件等多个因素。

工程上常用的估算公式是IPC-2221的载流公式：

I = k * ΔT^0.44 * A^0.725

其中I是电流（A），ΔT是允许温升（°C），A是铜皮截面积（mil²），k是常数（内层k=0.024，外层k=0.048）。

对于1oz铜厚（1.37mil），外层走线，允许温升10°C：

• 10mil宽：截面积13.7mil²，载流约0.8A
• 20mil宽：截面积27.4mil²，载流约1.4A
• 50mil宽：截面积68.5mil²，载流约2.7A
• 100mil宽：截面积137mil²，载流约4.5A

注意这是走线的估算。铜皮因为散热面积更大，实际载流能力比同宽度的走线高一些，但高不了太多。我一般按走线估算值的1.2到1.5倍来设计铜皮宽度。

提示：网上有很多在线的PCB载流计算器，输入铜厚、温升、宽度就能出结果。但这些都是估算，最终还是要靠实测验证。大电流板子打样后一定要做负载测试，用热像仪看铜皮温升。

6.2 大电流铺铜的形状设计

大电流铺铜不能只追求“宽”，还要注意形状。几个原则：

• 避免急转弯：电流路径上的急转弯会造成局部电流密度过高，产生热点。用圆弧或45度斜角过渡。
• 避免窄颈：铜皮上任何一处宽度突然变窄，都会成为瓶颈。检查铜皮最窄处的宽度是否满足载流要求。
• 多路径分流：如果空间允许，用多条并联路径代替单条宽路径。这样即使一条路径有缺陷，其他路径仍能承载部分电流。
• 热焊盘辐条要够宽：大电流焊盘如果用热焊盘连接，辐条总宽度要满足载流要求。4根10mil辐条的总截面积相当于40mil宽铜皮，对于3A以上的电流可能不够。

6.3 散热过孔的设计

大电流铺铜通常伴随散热需求。在铜皮上打散热过孔，把热量传导到其他层，是常见做法。散热过孔的设计要点：

• 过孔数量：根据热阻计算。一个0.3mm孔径、25mil板厚的过孔，热阻大约在80-100°C/W。如果功耗是2W，允许温升20°C，需要至少4-5个过孔。
• 过孔排列：均匀分布在发热源周围，不要集中在一处。
• 过孔连接：散热过孔应该连接到内部或底部的接地铜皮，形成完整的热路径。
• 过孔盖油：散热过孔通常盖油，防止焊接时锡膏流入。但如果需要从背面散热，可以不盖油。

我做过一个电机驱动板，MOSFET下面的铜皮打了16个散热过孔，连接到背面的大面积铜皮。实测MOSFET壳温比不打过孔时低了15°C左右。散热过孔的效果非常明显。

7. 禁布区与铜皮边界：那些容易忽略的细节

7.1 禁布区的正确使用

禁布区（Keepout）在Allegro里是一种特殊对象，用来告诉铺铜引擎“这里不要铺铜”。禁布区可以设在任何层，可以是不规则形状。

常见的使用场景：

• 螺丝孔和安装孔周围：防止铜皮太靠近孔壁，造成短路或安装干涉。
• 板边：通常板边留20-40mil不铺铜，防止铣板时铜皮露出或分层。
• 天线区域：射频板的天线下方通常禁止铺铜，避免影响天线性能。
• 高压隔离区：高压和低压之间需要足够的爬电距离，禁布区保证这个距离。
• 测试点周围：防止铜皮影响探针接触。

设置禁布区时要注意：禁布区本身也有优先级。如果禁布区和铜皮优先级冲突，高优先级的铜皮可能“无视”禁布区。所以禁布区的优先级要设得比所有铜皮都高。

7.2 铜皮到板边的距离

铜皮到板边的距离是一个经常被忽略但很重要的参数。太近，铣板时铜皮可能被铣刀带起，造成分层或毛刺；太远，浪费板边空间。

我的经验值：

• 普通板：铜皮到板边20mil以上。
• 高可靠性板：铜皮到板边40mil以上。
• 射频板：根据阻抗要求计算，通常更远。
• 拼板V-Cut位置：铜皮到V-Cut线至少30mil，防止V-Cut时铜皮受力开裂。

这个距离在Constraint Manager的“Shape to Board Outline”规则里设置。注意板边定义要准确，如果板边有圆弧或斜角，铜皮避让也要相应调整。

7.3 铜皮边界的平滑处理

动态铜在避让走线和焊盘时，边界可能产生锯齿状或阶梯状轮廓。这些不规则边界在高频下会影响阻抗连续性，在制造时也可能造成蚀刻不均。

处理方法：

• 增加Smooth参数：前面提过，Smooth值越大，边界越平滑。
• 手动修整：用“Shape Edit”里的“Vertex”命令手动调整边界顶点，把锯齿拉直。
• 转静态铜后修整：动态铜转静态铜，然后用“Shape Edit”精细修整边界。
• 用Void命令挖出规则形状：对于需要精确边界的区域，先用Void挖出大致形状，再手动修整。

我一般对射频和高速区域会花时间手动修整铜皮边界，普通数字区域则依赖Smooth参数自动处理。

8. 从铺铜到出Gerber：最后一道关卡的检查清单

铺铜做完不代表万事大吉，出Gerber之前还有几件事必须确认。我整理了一份自己的检查清单，每次出板前逐项过一遍：

铜皮完整性检查：

• 所有铜皮是否都赋予了正确的网络？有没有遗漏的浮空铜皮？
• 优先级设置是否合理？有没有高优先级铜皮意外覆盖了关键区域？
• 孤岛是否已全部删除？碎铜是否在可接受范围内？
• 热焊盘参数是否匹配焊盘尺寸？大电流焊盘是否用了全连接？

规则检查：

• DRC是否全部通过？有没有被忽略的Shape相关警告？
• 铜皮到板边距离是否满足要求？
• 禁布区是否全部生效？有没有被高优先级铜皮突破？
• 铜皮到走线、焊盘的间距是否满足制造能力？

制造相关检查：

• 铜皮最小宽度是否大于制造厂的最小线宽能力？
• 铜皮最小间距是否大于制造厂的最小间距能力？
• 散热过孔是否盖油？有没有特殊要求？
• Gerber输出时铜皮层是否正确？有没有漏层或错层？

电气性能检查：

• 大电流路径的铜皮宽度是否经过计算验证？
• 关键信号的参考地铜是否完整？有没有被其他铜皮切断？
• 电源平面和地平面是否有足够的重叠面积？平面电容是否满足去耦需求？

这份清单看起来繁琐，但每一条都是我用实际教训换来的。有一次出板前忘了检查铜皮到板边距离，结果打样回来发现板边铜皮被铣掉了一半，虽然没造成功能问题，但外观很难看，客户直接拒收。从那以后，这份清单我每次必过。

9. 几个让我印象深刻的铺铜翻车案例

9.1 电源铜被地铜“吃掉”的那次

前面提过的那块电源模块，问题根源是优先级。3.3V电源铜和地铜在边界处重叠，两块铜优先级都是默认的50。Allegro的规则是优先级相同时，后放置的铜皮避让先放置的。地铜是先铺的，电源铜是后铺的，所以电源铜避让了地铜，在边界处被切掉了一条。那条被切掉的区域正好是电源路径的窄颈，载流能力不足，大负载时压降过大，导致反馈异常。

修复方法很简单：把电源铜优先级改成80，地铜改成30，重新铺铜，电源铜恢复完整。但这个问题的排查花了很久，因为DRC全绿，肉眼也很难发现边界处少了一条铜。后来我养成了习惯：每次铺完铜，用“Shape Edit”模式选中每块铜皮，看它的实际填充面积和轮廓面积是否一致。如果填充面积明显小于轮廓面积，说明被其他铜皮侵蚀了。

9.2 热焊盘辐条太细导致的虚焊

有一块工业控制板，上面有几个大功率电阻，焊盘用了热焊盘连接。辐条宽度设的是默认值6mil，4根辐条总宽度24mil。电阻工作时电流约2A，24mil宽的铜皮载流约1.6A，勉强够用但余量不足。更严重的是，辐条太细导致焊接时热量集中在辐条上，回流焊时锡膏在辐条处熔化不充分，出现了虚焊。批量生产时不良率约3%，返修成本很高。

后来把辐条宽度改成12mil，4根总宽度48mil，载流余量充足，焊接不良率降到0.2%以下。这个案例告诉我：热焊盘辐条宽度不能只考虑载流，还要考虑焊接工艺。辐条太细，焊接时热量传导路径太窄，容易造成局部冷焊。

9.3 孤岛引发的EMC问题

一块带无线通信模块的板子，铺铜后没有仔细检查孤岛。测试时发现通信距离比预期短很多，频谱仪上看到底噪明显偏高。排查了很久，最后发现是无线模块下方的一块孤岛铜皮在“作妖”。这块孤岛面积不大，但正好在模块天线的近场区域内，浮空的铜皮像一个小天线，接收和再辐射噪声，干扰了模块的正常工作。

删除孤岛后，通信距离恢复正常。这个教训是：孤岛不仅影响电气可靠性，还可能引发EMC问题。射频区域附近的孤岛必须彻底清除。

10. 版本差异与Skill脚本的实用技巧

10.1 16.6和17.4在铺铜上的主要差异

Allegro 16.6和17.4在铺铜引擎上有一些变化，从16.6升级到17.4的朋友需要注意：

• 17.4的铺铜速度更快：铺铜引擎经过优化，大面积动态铜的刷新速度明显提升。
• 17.4的孤岛检测更智能：自动孤岛检测的准确率提高，误报和漏报减少。
• 17.4支持更精细的Smooth控制：可以按区域设置不同的Smooth参数。
• 17.4的Shape Edit界面有调整：一些命令的位置变了，需要重新适应。
• 17.4对多线程支持更好：铺铜计算可以利用多核CPU，大板子铺铜时间缩短明显。

但核心逻辑没变：优先级、避让规则、热焊盘参数、孤岛处理，这些在16.6和17.4里是一样的。学会一个版本，另一个版本稍加适应就能上手。

10.2 几个提高铺铜效率的Skill脚本

Allegro的Skill脚本可以大幅提高铺铜效率。我常用的几个：

批量设置优先级：选中多块铜皮，一键设为指定优先级。省去逐个右键设置的麻烦。

孤岛批量检测：遍历所有铜皮，报告面积小于阈值且连接点宽度小于阈值的孤岛。比手动找快得多。

铜皮面积统计：统计每块铜皮的填充面积和轮廓面积，快速发现被侵蚀的铜皮。

热焊盘参数批量修改：按焊盘尺寸范围批量修改热焊盘辐条宽度和间隙。

这些脚本网上有现成的，也可以根据自己的需求修改。Skill脚本的学习曲线不算陡，会一点基本的语法就能改脚本。我建议每个经常用Allegro的人都花点时间学一下Skill，长期来看节省的时间非常可观。

10.3 铺铜前的准备工作清单

最后分享一个我铺铜前必做的准备清单，能避免很多返工：

1. 确认层叠结构：铜厚、介质厚度、层数都定好了吗？铺铜参数和层叠直接相关。
2. 确认设计规则：最小线宽、最小间距、铜皮到板边距离都设好了吗？
3. 确认网络表：所有网络都正确导入了吗？有没有未连接的网络？
4. 确认禁布区：所有禁布区都放置好了吗？优先级设对了吗？
5. 确认板边：板边轮廓准确吗？有圆弧和斜角的地方铜皮避让能正确处理吗？
6. 备份文件：铺铜前保存一个版本，铺铜出问题可以回退。

这六条看起来简单，但每一条我都见过有人忽略然后翻车的。铺铜是PCB设计里比较靠后的环节，前面任何一步没做好，铺铜时都会暴露出来。与其铺铜后修修补补，不如铺铜前把基础打牢。

我个人在实际操作中的体会是，Allegro的铺铜系统虽然学习曲线陡，但一旦掌握了优先级、避让规则、热焊盘这三块核心机制，后面就是熟练度的问题。每次铺铜时多花十分钟检查优先级和孤岛，出板后能省下十个小时的调试时间。这个投入产出比，怎么算都划算。