做电源和电机驱动这一行，MOS管是躲不开的器件。但说句实话，很多人把MOS管当成一个理想开关来用：栅极给高电平就导通，给低电平就关断，漏源之间就是个纯电阻。真这么想，迟早会在调试台上炸几个管子、烧几块板子。
真正决定MOS管能不能用好、用稳的，恰恰是数据手册里往往一笔带过的寄生参数——栅极和漏源之间的寄生电容、源漏之间那个甩不掉的寄生二极管。这些东西不是理想模型里的东西，但它们在每一个开关动作里都在起作用：决定了你的驱动电路要灌多少电流、决定了你的波形上为什么有个平台、决定了你的桥式电路为什么会在某一瞬间上下管同时导通。这篇文章我就结合自己实际调电路的经验，把这些寄生参数的来龙去脉、在具体电路里的表现、以及怎么针对它们做优化讲清楚，希望对你手里的项目有直接帮助。
1. 认识MOS管的寄生家族：那些看不见但甩不掉的器件
1.1 三个寄生电容从哪里来：MOS管结构自带的"副产品"
MOS管这名字本身就说得很明白：金属氧化物半导体场效应管。它内部的核心结构是栅极金属层、二氧化硅绝缘层、以及半导体衬底叠在一起形成的电容结构。栅极和源极之间隔着那一层薄薄的氧化层，这就是一个标准的平板电容，叫栅源电容Cgs。栅极和漏极之间在制造时存在交叠区域，同样隔着氧化层形成电容，叫栅漏电容Cgd。漏极和源极之间则是PN结耗尽层的电容，叫漏源电容Cds。
这三个电容不是设计者主动加进去的，而是这种器件结构天生就带出来的，完全绕不开。你可以把栅极想象成一个水龙头的开关手柄，而Cgs和Cgd就是开关手柄和管道之间的两个水囊。你拧开关（给栅极充电）的时候，必须先把这个水囊灌满，阀门才能真正开始动。这就是为什么MOS管永远不可能瞬间开通——寄生电容的充放电需要时间。
实际工程中更麻烦的是，这三个电容并不是固定值。尤其是在高压大电流的开关电源里，Cds和Cgd会随着漏源电压Vds的变化发生剧烈变化。当Vds从零往上抬升时，PN结耗尽层快速展宽，Cds和Cgd迅速减小，可能相差一个数量级。所以你查数据手册看到某个固定电容值，那只是特定测试条件下的数值，真实电路里它一直在变。这也是为什么很多仿真软件里用固定电容模型去仿MOS管，结果跟实测对不上。
1.2 数据手册参数怎么读：Ciss、Crss、Coss的换算关系
翻开任何一颗MOS管的数据手册，在动态特性表格里会看到三个电容参数：输入电容Ciss、反向传输电容Crss、输出电容Coss。很多人直接拿这三个参数去套电路计算，容易算错，因为这三个参数并不是Cgs、Cgd、Cds的直接值，而是电路测试条件下的等效组合。
它们的关系是这样的：
- Ciss = Cgs + Cgd（栅极和源极短接，漏源交流短路的条件下测得）
- Crss = Cgd（也就是栅漏之间的反向传输电容，常被叫作米勒电容）
- Coss = Cds + Cgd（漏源之间看进去的等效输出电容）
实际电路设计里，我最关心的是Crss，也就是Cgd。这个电容虽然数值上通常比Cgs小很多（可能只有几皮法到几十皮法），但它的影响被米勒效应放大之后，会完全主导你的开关过程。Cgs只管栅极充电前的那一段延迟时间，而Cgd在开关过程中承受的是从母线电压到零的整个电压变化，所以它决定了开关过程中电压变化的那段时间，也就是米勒平台的时间。这一段时间直接对应开关损耗，是驱动电路设计的核心。
1.3 开通过程为什么不是一条直线：米勒平台的本质
把示波器探头接到一个实际工作的MOS管栅极上，你会看到Vgs波形不是平滑冲到最终驱动电压，而是在中途有一个明显的平台期，这个平台就是著名的"米勒平台"。很多刚入行的工程师看到这个平台会以为驱动有问题，或者怀疑示波器探头坏了，其实这是完全正常的物理现象。
我来拆解一下完整开通过程。第一阶段，驱动电路开始给栅极充电，Cgs先充电，Vgs从零往上爬，这个阶段MOS管还没导通，漏极电流为零。第二阶段，Vgs爬过开启电压Vgs(th)，MOS管开始导通，漏极电流上升，此时Vgs继续上升，但Cgd两端电压还没变化。第三阶段才是关键——漏极电流已经达到负载电流，MOS管进入饱和区，Vgs基本不再上升，驱动电流全部用来给Cgd充电，让Vds从母线电压掉下来。这个阶段Vgs被"钉"在一个几乎不变的水平上，这就是米勒平台。平台过后，Vds降到零附近，MOS管进入深线性区，Vgs才继续冲向最终驱动电压。
用一句话概括：米勒平台就是Cgd放电（或者说Vds下降）的过程。平台持续的时间越长，意味着开关过程中的电压电流交叠时间越长，开关损耗越大。并且Cgd这个电容在米勒效应下，从栅极看进去等效电容会被放大成Cgd×(1+增益)，这就是为什么几百皮法的小电容，实际充起来却那么费劲。我见过有人以为驱动电流只跟Ciss有关，结果驱动芯片标称几百毫安，实际波形依然稀烂，就是不理解米勒平台才是真正的重负载。
2. 寄生二极管：天生的续流管，也是天生的麻烦
2.1 体二极管怎么来的：MOS管的固有结构
跟寄生电容一样，功率MOSFET的源漏之间还天然存在一个PN结，这就是"体二极管"或者叫"寄生二极管"。它的本质是MOS管内部P型衬底和N型源区（对NMOS而言）形成的PN结，制造工艺决定了它无法消除。
很多人在电路里把这个体二极管当成一个缺点，其实不完全对。在绝大多数感性负载应用中，这个体二极管反而是不可或缺的。比如Buck电路的下管、电机驱动的换流回路，正常工作模式本来就需要一个续流二极管。如果你用理想MOS管模型做仿真，发现没有体二极管电路根本跑不起来，因为电感电流没有续流通路会瞬间产生高压尖峰。体二极管在这里是免费的续流管。
但它毕竟是一个慢速二极管，正向导通压降通常在0.7V到1.5V，比肖特基二极管的0.3V高不少。在大电流续流过程中，这个压降乘以电流就是实打实的损耗，而且这些损耗还全部变成热量集中在管子的PN结里，散热压力全部给了MOS管本身。
2.2 反向恢复：硬开关电路的隐形杀手
体二极管最坑人的特性是反向恢复时间trr较长，反向恢复电荷Qrr大。它和肖特基二极管最大的区别就在这里。肖特基是多数载流子器件，几乎没有存储电荷，关断时瞬时完成；而体二极管是PN结构，正向导通时注入大量少数载流子，一旦突然施加反向电压，这些存贮的电荷必须先被清除掉，二极管才能真正关断。
在同步Buck或者半桥这样的硬开关电路里，这个过程是致命的。以同步Buck为例：下管先作为续流管导通，体二极管里有电流流过。之后上管准备开通，此时下管的体二极管必须迅速从导通状态变成截止状态。但由于存储电荷存在，下管体二极管在短时间内依然呈现低阻抗，上管一开通，母线电压直接通过上管和下管体二极管形成短路放电路径，产生一个巨大的电流尖峰。这个尖峰轻则增加损耗、产生EMI，重则直接炸管。
实际波形里，你在上管开通瞬间看到的那个电流过冲，往往不是负载电流，而是体二极管反向恢复电流。如果示波器抓到的电流尖峰达到正常电流的好几倍，第一嫌疑就是Qrr过大。这时候换一个快恢复的体二极管特性的MOS管（比如有些新型CoolMOS将这个管做成了快恢复二极管FRD）往往立竿见影。
2.3 和普通三极管比，体二极管的差异在哪里
三极管（BJT）和MOS管在结构上有一个本质区别：三极管的集电极和发射极之间始终存在一个PN结，而它的工作机理是少子注入，所以三极管天然没有"MOS管体二极管"这个概念，但它的存储时间非常明显，尤其在饱和状态下关断，拖尾特别长。MOS管靠栅极电场控制沟道，多数载流子导电，理论上关断可以很快，但体二极管的存在又让它带上了少子存储的固有缺陷。
从电路设计角度讲，三极管压降固定约0.2V到0.3V（饱和区），而MOS管导通后压降等于ID×RDS(on)，可以通过选型做得很小。但MOS管的体二极管压降却比三极管饱和压降还高。所以在需要长期续流的应用里，几乎不会让体二极管长时间导通，而是靠同步整流让MOS管的沟道反向导通，让电流通过RDS(on)而不是体二极管流动。这就引出了同步Buck里死区时间的概念，下面详细讲。
3. 实战应用一：开关电源与驱动电路里的寄生效应
3.1 同步Buck里的体二极管续流与死区设计
同步Buck电路的上下两个管子正常工作时，它们不是瞬间切换的。在死区时间内，两个管子都处于关断状态，电感电流必须有一个通路。如果没有体二极管，电感电流绝对断不了，会在开关节点上打出一个难以想象的高压尖峰，直接击穿MOS管。这时候电流走的就是下管（或者上管）的体二极管。
这就是体二极管在同步Buck里的核心价值：在死区这段时间内充当续流通道。但问题在于，死区时间的长短直接影响体二极管导通的时间。死区设得太短，上管还没完全关断下管就被强行开通，造成直通；死区设得太长，体二极管长时间导通，损耗增大，还会因为体二极管的反向恢复特性在上管开通时产生额外的电流尖峰。很多控制器IC支持死区自适应的调节功能，就是这个原因。
实测中，一个4A负载的同步Buck，如果死区时间每增加100ns，体二极管的导通损耗就可能增加几十毫瓦。体二极管导通压降0.7V到1.2V，对比MOS管沟道导通压降可能只有0.1V甚至更低，差了一个数量级。同时更重要的是，体二极管里储存的电荷又会对上管开通造成麻烦。所以现代同步Buck驱动芯片会在死区时间内监测开关节点电压，一旦检测到下管体二极管导通压降超过某个阈值，就迅速打开下管沟道，让电流从RDS(on)走，把体二极管短路掉，这个功能叫轻载效率优化或者跨导调制，是提高同步整流效率的关键。
3.2 电平转换电路和防反接电路中的寄生效应
MOS管做电平转换是非常常见的应用，尤其是在I2C、UART、SPI等不同电压域通信的场景。经典的NMOS双向电平转换电路，两颗MOS管接成背靠背结构，正常工作时利用体二极管的方向性实现双向导通。很多人第一次画这个电路时没有注意体二极管的方向，结果板子一上电，低电压侧直接通过体二极管串到高电压侧，根本起不到隔离作用。
我实际调试过一个I2C电平转换电路，低速通讯完全正常，一跑到400kbps就开始丢包。用示波器抓波形，发现上升沿被严重拉长，本来应该陡峭的边沿变成了斜坡。排查下来就是寄生电容的问题。每个MOS管的Cgs和Cds并联在信号线上，相当于给总线额外增加了电容负载，加上上拉电阻，形成了一个RC低通滤波器。MOS管的寄生电容越大，信号边沿越缓，高速通信越困难。解决的方式要么选寄生电容更小的MOS管，要么减小上拉电阻（但会增大静态功耗），要么调整电平转换电路结构。
防反接电路里体二极管的方向更关键。用NMOS做电源负极防反接时，如果接反，体二极管必须处于反向截止状态，起到断开作用；接正时，体二极管先短暂导通给负载供电，然后控制电路开启MOS管沟道，电流改走沟道。如果你的体二极管方向画反了，接反电源时整个电路就直接烧了。我见过不止一款参考设计在这个细节上栽跟头。防反接应用中还要留意寄生电容带来的漏电流和开关速度问题，快速通断时Cds储能会在MOS管关断瞬间形成一个电压尖峰，需要加RC吸收。
3.3 电机驱动里的续流与电流采样干扰
直流电机或者步进电机本质上都是感性负载，MOS管关断的瞬间，电机绕组里的电流必须继续流动，这个回路靠的就是续流二极管。在全桥驱动电路里，续流路径经常走的是对管MOS管的体二极管。这种情况下，体二极管压降大、损耗高的问题尤其突出，因为电机驱动通常工作频率不高，但电流很大，死区时间占比不大但绝对损耗不小。
有一个常被忽视的问题是寄生电容对电流采样电阻的干扰。在低端电流采样方案中，采样电阻的一端接地，另一端连到MOS管的源极，MOS管栅极驱动信号通过Cgd和Cgs耦合，会在源极上产生一个很大的di/dt噪声尖峰。我的经验是在采样电阻两端并联一个几十皮法到几百皮法的CBB电容，并且采样线走差分对，可以明显改善采样波形。如果你发现电流采样波形在开关瞬间出现一个大毛刺，而毛刺宽度跟开关沿宽度一致，那基本就是寄生电容耦合导致的。
4. 实战应用二：桥式电路与米勒效应的正面交锋
4.1 桥臂直通的物理过程：不是你以为的那种直通
半桥和全桥电路最怕的就是同一桥臂的上下管同时导通，造成母线短路。教科书上强调的是死区时间，但实际工作中还有一种更隐蔽的直通方式，就是米勒效应导致的误导通。
想象这样一个场景：半桥下管正在导通，电流从负载流回下管。某个时刻，下管关断，电流改走上管的体二极管续流，开关节点电压被钳位到母线电压附近。这时控制器发指令让上管开通。上管栅极驱动电压开始上升的时候，开关节点电压从母线电压开始下降，这个很高的dV/dt通过上管自身的米勒电容Cgd耦合回栅极，产生一个灌入栅极的位移电流。如果上管栅极驱动内阻大、栅源之间又没有一个低阻抗的泄放通路，这个电流就足以把栅极电压充到一个超过开启电压的水平，让上管在驱动信号还没到来之前就部分导通。
在下管这边，它的体二极管正在反向恢复过程中，本来就很脆弱；如果上管因为它自己的米勒误导通提前开通，那就等于给体二极管的反向恢复雪上加霜，电流尖峰会翻倍增长。
我在调试一个半桥变换器时遇到过这种情况：死区时间已经设得足够大，驱动时序也完全正常，但上管还是烧了。最后用隔离探头抓上管Vgs和Vds，看到Vds下降沿处的Vgs上出现了一个小凸起，幅度大概2V多，刚好超过Vgs(th)一点。那一次我把上管栅极驱动电阻从10Ω改到4.7Ω，同时在下管驱动信号关断后立即在栅源极之间接入一个有源米勒钳位，问题才彻底解决。
4.2 米勒平台宽度和驱动电流的关系
米勒平台持续的时间由以下这个公式近似决定：t_plateau = Qgd / I_drive_avg。其中Qgd是数据手册里给出的栅漏电荷，I_drive_avg是平台期间驱动电路的输出电流。要注意，平台期间的Vgs大概在开启电压加几十到几百毫伏的水平，所以驱动电流不是最终Vgs对应的电流，而是用驱动电路输出电压减去平台电压，再除以栅极总回路电阻。
举个例子，一个Qgd为12nC的MOS管，驱动电压为10V，平台电压约为4.5V，栅极回路总电阻是8Ω，那么驱动电流平均约为(10-4.5)/8 = 0.69A，平台时间约为12nC/0.69A ≈ 17.4ns。如果栅极电阻从8Ω加到33Ω，平台时间直接拉长到接近72ns。这4倍的差距意味着开关过程中电压电流交叠时间大幅增加，开关损耗成倍上升。
很多工程师为了追求EMI表现给栅极电阻加得很大，却没有意识到损耗和发热也在同步增大。正确做法是在EMI和损耗之间找平衡，或者更讲究一点，用开通和关断分开的电路——开通串一个电阻，关断并一个二极管加一个电阻，让开通慢一点（抑制di/dt）而关断尽量快（减少关断损耗）。这个二极管要用快恢复的，不然关断时二极管反向恢复反而拖慢关断速度。
4.3 开尔文接法在寄生参数抑制中的角色
米勒电流的路径和源极寄生电感密切相关。如果MOS管源极在PCB上走线长了，源极电感会和米勒电流相互作用，在Vgs上感应出一个额外的电压，加剧误导通风险。这就是为什么很多大电流MOS管封装上专门引出了一个所谓的开尔文源极引脚，也就是驱动回路和功率回路的源极分开连接。
开尔文接法的本质是让驱动信号回路独立于功率回路走线，避免功率回路的大电流di/dt在源极电感上产生压降，从而干扰栅极驱动信号。TO-247-4引脚封装的MOS管就在传统的G、D、S三个引脚之外多了一个单独的驱动器源极引脚。设计PCB时，把驱动芯片的地、栅极电阻的地和这个开尔文源极单独走一条线，直接回到驱动芯片的参考地，而不是和功率源的过孔共用，才能充分发挥作用。我用打样的方式对比过：同样一颗管子，用开尔文接法后，米勒平台附近出现的小幅振荡幅度降低了约40%，EMI余量也大幅提高。
5. 优化策略：从驱动电路到功率级的系统化升级
5.1 驱动芯片选择：看峰值电流，别只看推荐电流
很多MOS管驱动芯片标注的驱动电流是平均电流或者典型电流，真正决定开关速度的是峰值拉灌电流能力。驱动一个米勒电容大的管子，需要的是极短时间内灌入大量电荷的能力，这个由驱动芯片内部的输出级导通电阻和输出电压决定。
我之前用过一个输出峰值电流标称1A的驱动芯片，推动一个Qg超过100nC的大功率管（常用于几十千瓦的电源模块），实测开关速度远达不到预期，波形上升沿明显变软。后来换成标称4A峰值电流的驱动芯片，同样的栅极电阻，开关速度提升了一倍多。选驱动芯片时别只看平均电流，要在数据手册里找到峰值电流曲线，或者直接根据Qg和目标开关时间估算所需电流：I_gate = Qg / t_switch。假设Qg=80nC，目标开关时间是50ns，那需要1.6A的驱动电流，选芯片时最好留50%以上的余量。
驱动芯片和MOS管之间的栅极电阻也不是越小越好。太小，开关速度快，但MHz级别的振铃会很严重；太大，开关慢，损耗大。从我的经验看，常用的中小功率MOS管，栅极电阻取10Ω到22Ω是一个比较合理的起点，大功率管子可以试4.7Ω到10Ω。
5.2 米勒钳位和负压关断的应用场景
对付米勒误导通，有两种非常有效的做法。
第一种是有源米勒钳位。部分驱动芯片内部集成了这个功能，原理是在检测到栅极电压被米勒电流抬升、超过某个阈值但又低于开启电压时，芯片内部的钳位电路会打开一个低阻路径，把栅极电压钳制在安全范围内，把米勒电流泄放掉。如果你用的驱动芯片没有这个功能，可以在栅源之间并联一个外部的N沟道小信号MOS管作为钳位管，由控制信号来控制它在关断期间导通，效果类似。
第二种是负压关断。把栅极关断电压从0V拉到-3V或者-5V，相当于给米勒误导通留了更大的安全余量。这个措施在多管并联和恶劣的桥式电路里几乎是标配。驱动变压器、负压驱动IC或者自举负压电路都能实现。实际设计时要注意，负压也不是越大越好，栅极氧化层的耐压是正负20V左右，负压太深容易损伤栅极，取-3V到-5V足够。
5.3 吸收电路：给寄生参数擦屁股的常用手段
吸收电路本质上就是为寄生电容和寄生电感提供一个额外的高频通路，把这些寄生参数在开关节点上激发出来的能量耗散掉。最常见的两种是RC吸收和RCD吸收。
RC吸收电路并联在开关节点和地之间，电容提供高频通路，电阻消耗能量。它的参数选择有些经验套路：电容值通常在几百皮法到几纳法之间（取决于开关管的Coss大小和母线电压），电阻值在几欧姆到几十欧姆之间。一个简单的起步方法是先测出不加吸收时的自激振荡频率f，然后C = 1 / (2π×f×R)给出一个参考值。很多国外电源参考设计喜欢用R=10Ω、C=470pF起步，然后根据发热情况和振荡幅度微调。注意，RC吸收电路本身的功耗是1/2×C×V²×fsw，电容太大吸收损耗会很大，发热厉害。
RCD吸收是解决电压尖峰问题的另一种思路。它通过二极管把尖峰能量引导到电容上，再由电阻泄放。在反激变换器里处理漏感尖峰就是典型应用。RCD设计的关键是电容容量要足够大，让电压不出现大幅泵升，但又不能太大导致钳位电压过低，损耗增加。
5.4 器件选型里容易忽略的寄生参数维度
很多工程师选MOS管只看RDS(on)和耐压VDS，这远远不够。开关电源和电机驱动里，寄生电容和寄生二极管相关参数同样重要。
- Qg（总栅极电荷）：直接影响驱动损耗和驱动芯片选型，Qg越大，损耗越大，驱动越困难。
- Qgd（米勒电荷）：决定米勒平台宽度，直接影响开关损耗，对高频应用尤其敏感。
- Qrr/trr（体二极管反向恢复电荷/时间）：在硬开关桥式电路中是直通电流尖峰的源头，怎么强调都不过分。
- Coss（输出电容）：和开关节点谐振相关，在ZVS设计里是必须利用的参数。
我做过一次对比实验，两颗RDS(on)几乎相同、耐压都是100V的MOS管，一颗Qg是35nC，另一颗是58nC，在同一个300kHz同步Buck里做整流管，后果是负载超过8A时那颗大Qg管子温升高出近10℃。所以选型时一定根据自己的开关频率、驱动能力和拓扑结构，把寄生参数权重排进去，不要只看RDS(on)。
5.5 PCB布局对寄生参数的影响：回路面积是隐藏变量
PCB布局对寄生电容和寄生电感的控制是全方位的。功率回路（母线电容→上管→电感→下管→母线电容）包围的面积越小，回路的寄生电感越小，开关节点上的尖峰电压越低。我调试过一个Buck电路，同样的原理图和器件，仅仅把功率回路面积从大约3平方厘米缩小到1平方厘米，开关节点尖峰电压降低了接近30%。
栅极驱动回路的走线也要注意。驱动芯片到MOS管栅极、再经源极回来的回路面积尽量小，可以使用双面板走成上下重叠的平行线，减少回路包围面积。驱动地和功率地要单点连接，避免大电流在驱动地线上产生压降。另外栅极电阻要尽量靠近MOS管的栅极引脚放，而不是靠近驱动芯片放，这样能把驱动芯片输出级和栅极电阻之间的长走线变成一段串联在栅极上的电感，这个电感会和Cgs形成谐振，引起振铃。
6. 波形测量与故障排查实录
6.1 测量方法：探头和地线决定你看到的是真波还是假波
测量Vgs波形时，很多人直接拿示波器探头的地线夹子随便夹在一个地线上，结果看到的是满地噪声、大量振荡，以为电路工作不正常。问题很可能出在探头地线太长，形成了一个大电感环路，和高dV/dt的功率节点耦合。
正确的做法是给示波器探头装一个探头弹簧接地针，直接把探头顶端和接地弹簧压在MOS管的栅极和源极引脚上测量。这样探头回路面积最小，测量到的高频信号才是真实的波形。如果是测半桥的中点这类高压浮动节点，必须用隔离探头或者差分探头，普通探头直接接上去轻则波形完全失真，重则把示波器烧毁。没有差分探头时，用两个通道的差模方式配合CH1和CH2相减也可以凑合，但前提是地线共地并且两个探头延时完全一致。
示波器带宽也不是越高越好，带宽太低会滤掉真实的振荡细节，带宽太高会把探头的自激也采进来。我的经验是，测开关频率100kHz到500kHz的电源，用100MHz到200MHz带宽基本够用。采样率至少要设到1GS/s，时基放在1μs/格左右看整体波形，再放到几十ns/格看细节。
6.2 五种典型故障的波形特征与对策
上电即炸管或者短路保护误动作
这种情况第一排查桥臂直通。用示波器同时抓上下管的栅极波形，观察是否存在某段时间两个管子Vgs都高于Vgs(th)。如果在下管关断后、上管开通前，下管Vgs被一个小凸起抬高到开启电压以上，那就是米勒误导通。对策是减小下管栅极电阻、加有源米勒钳位或者负压关断。
Vgs波形上叠加了明显的阻尼振荡
开关沿附近一个几百兆赫兹的高频振荡，多半是栅极回路电感与Cgs谐振。对策是把栅极电阻改小不能解决问题，反而可能更严重；正确方法是增大栅极电阻（增加阻尼）、或者串一个几十到几百欧姆的磁珠，也可以优化PCB走线缩短栅极回路。
开关管发热明显但计算损耗不大
优先检查死区时间是否过长，体二极管导通时间是否太长。死区期间测一下Vds波形，如果在死区内Vds先到0又反弹，说明体二极管在导通；再算一下死区内的功率损耗，如果占总体损耗比重很高，就要优化死区设置。
模块工作后EMI严重超标
波形上看到开关节点上有高幅值尖峰，多半是寄生电感和寄生电容形成的振铃，对策是加RC吸收电路、优化功率回路面积、减小关断速度（增大关断电阻）。这个问题需要先确认尖峰频率，再用吸收电路针对性压掉。
负载轻时会听到啸叫，波形显示间歇振荡
这种多半是环路不稳或者轻载下的Burst模式引起的机械共振，不是寄生参数的问题，但寄生电容会影响环路零极点，可以通过调整补偿网络或者修改轻载模式来解决。排查时用示波器长时基抓输出电压包络，看是否有周期性抖动。
我自己的习惯做法是，先把每一颗MOS管的Vgs、Vds波形全部抓一遍，看有没有异常的尖峰和振荡，再根据波形特征判断问题方向。原因不明的发热和炸管，绝大部分在波形上都留下了明显的线索，直接量比瞎猜靠谱得多。
最后分享一个我自己反复用的小技巧：调试桥式电路时，先用一个假负载或者限流电阻串在母线上，把母线电流限制到正常值的10%左右再上电。这样即使发生直通，炸管的风险也小很多，可以从容观察波形找问题。等确认驱动波形全部干净之后，再去掉限流电阻做满载测试。这个习惯让我少买了好几次教训，也少烧了不少mos管，你可以试试。
