Logisim原码一位乘法器设计：寄存器电路与数据通路详解

上学期带数字逻辑课程设计，我注意到一个现象：很多同学在Logisim里搭ALU、搭寄存器都挺顺，一到乘法器就卡住。卡住的原因倒不是看不懂算法，而是不知道乘法算法里那些“右移一位”“判断最低位”的操作，在硬件上要拆成哪几个寄存器、哪几条信号线、哪几步时钟动作。更别提有些参考教程只给了电路截图，不解释为什么这么连，抄完了还是一头雾水。

所以我干脆把基于Logisim的原码一位乘法器从头到尾拆开讲一遍，顺带把寄存器电路的选型、接法和时序控制单独拉出来说清楚。这篇东西适合正在学计算机组成原理、数字逻辑，或者正在做课程设计被乘法器折磨的人。如果你只是想把电路跑通交作业，这里也有可以直接照抄的接线方案和控制真值表；如果你想弄明白“为什么乘一个数要右移这么多次”，那我们把数学原理、数据通路、寄存器时序一层层剥开来看。

1. 原码乘法的数学基础：为什么“一位一位算”反而是硬件最容易实现的方案

1.1 原码的表示规则与乘法拆解

先明确一个前提：原码是带符号数最直观的表示方式——最高位是符号位，0代表正，1代表负，剩余的位表示绝对值的二进制。比如8位原码中，00001101表示+13，10001101表示-13。

两个原码数相乘，规则很简单：乘积的符号位等于两个乘数符号位做异或，乘积的数值位等于两个绝对值做无符号乘法。这一步非常关键，因为它把带符号乘法硬生生降级成了无符号乘法，硬件上只需要处理非负数，不需要考虑补码的符号扩展、借位这些麻烦事。

无符号乘法怎么算？回忆一下小学学过的竖式乘法：把乘数每一位拆出来，如果是1，就把被乘数抄一遍并左移对应的位数，最后把所有行加起来。二进制只有0和1，所以“每一位拆出来”就更简单了——乘数某一位是1就加一个被乘数，是0就不用加。这就是原码一位乘法的核心思想：把“乘”这个动作，拆成“判断最低位是否为1 + 加被乘数 + 移位”的循环。

1.2 为什么要不断右移而不是左移

你可能会有个疑问：竖式乘法不是应该把被乘数左移吗，为什么教科书和电路里都在右移？

左移方案存在一个硬件上的尴尬：4位乘数要产生4个部分积，每个部分积的位宽不一样，要累加起来得有8位、12位甚至更宽的加法器，还要逐位对齐。在纸上写字当然没问题，但电路里这么搞，加法器的位宽和走线数量会随乘数位数线性膨胀，代价太高。

右移方案的巧妙之处在于：把加法器固定成n位（外加1位进位），每一轮只做一次n位加法，然后把加出来的结果和乘数寄存器一起逻辑右移一位。这样做的效果等价于把部分积的低位“挪进”乘数寄存器里，腾出高位的空间给下一轮加法。等于说，乘数寄存器在循环过程中逐渐“让位”给低半部分积，整个运算过程中只需要一个n位加法器，硬件规模与位宽成线性增长，这是工程上很容易接受的做法。

1.3 一位乘法的完整执行规则

假设被乘数B是n位，乘数Q是n位，结果P是2n位。硬件上需要三个n位空间：A寄存器保存部分积的高位，Q寄存器既保存乘数又保存部分积的低位，B寄存器保存被乘数。另外还需要1位进位C，因为加法可能产生溢出进位，这个进位也必须参与移位。

运算开始前，A清零，Q装入乘数，B装入被乘数，C清零。然后执行n轮同样的操作：

1. 判断Q的当前最低位Q0。
2. 如果Q0=1，做加法：C:A ← A + B（这个加法是n+1位的，因为可能产生进位到C）。
3. 如果Q0=0，什么都不加。
4. 把(C, A, Q)三部分拼在一起，整体逻辑右移一位。

循环结束后，(A, Q)合起来就是乘积的绝对值。因为移位了n次，乘数原始值已经完全被“挤”出去了，Q寄存器里装的全是乘积的低n位。

下面用13×11来验证一下。B=1101，Q=1011，A=0000，C=0，n=4。

结果(A,Q)=10001111，也就是143，和13×11完全一致。注意第二轮的加法后C变成了1，这个进位如果不在下一步右移时“挤回”到A的最高位，整个结果就会错。所以C这个寄存器不是可选项，而是必须的。

2. 硬件数据通路设计：三个寄存器、一个加法器、一套移位逻辑

2.1 数据通路整体架构

理解了算法，电路结构就是水到渠成的事。一个完整的原码一位乘法器数据通路包含以下部件：

• B寄存器：n位，保存被乘数绝对值，整个运算过程中保持不变。
• A寄存器：n位，保存部分积的高n位，初始为0。
• Q寄存器：n位，初始保存乘数绝对值，随后每轮右移，逐步被部分积的低位填充。
• C触发器：1位，保存加法进位。
• 加法器：n位，一个操作数来自B，另一个操作数来自A，受控加法（用与门控制B是否通过）。
• 右移逻辑：把(C, A, Q)当做一个2n+1位的整体，在每个时钟沿统一右移。
• 控制器：产生加载、移位、加法控制信号，并计数n轮后输出结束信号。

数据通路的信号流向可以这样描述：加法器的两个输入，一个是B寄存器输出，另一个是A寄存器输出；加法器输出的n位结果反馈到A寄存器的输入端口，进位输出反馈到C触发器的输入端口。Q寄存器的串行输入接A寄存器的最低位输出，A寄存器的串行输入接C触发器的输出。而Q寄存器的最低位移出后直接丢弃——那是判断过的乘数位，已经没有利用价值了。

2.2 控制器要干什么事

控制器本质上是一个有限状态机。原码一位乘法器的状态迁移极简单：

• S0（初始）：寄存器加载信号有效，A清零，Q载入乘数，B载入被乘数，C清零。然后进入S1。
• S1（判断与加法）：读Q0，若为1则加法控制信号有效，A更新为A+B并更新C；若为0则A保持不变，C清零。
• S2（右移）：发出移位信号，A、Q、C统一右移一位，循环计数器加1。
• 判断计数器：如果循环了n次，进入结束状态，输出完成信号；否则回到S1。

这里有个容易混淆的细节：判断Q0和加法发生在右移之前，但右移之后Q0会变成新的值（来自A的最低位），所以每轮判断的其实是“当前乘数最低位在右移前的值”。也就是说，如果某轮Q0=1，先加被乘数，然后整体右移，把加出来的低位移到Q里。这个顺序绝对不能反，反了就是另一套算法了。

2.3 为什么用逻辑右移而不是算术右移

对无符号数做右移，最高位补0就行，这就是逻辑右移。这里有个隐藏好处：由于A寄存器里存的是部分积，最高位补进0正好为下一轮加法“腾出”空间，也是把C里的进位挤进去。如果错用了带符号扩展的算术右移，最高位会被复制，而不是补0，那部分积的正确性就彻底崩了。

在Logisim里实现逻辑右移，不需要单独的移位器组件——通过寄存器之间的交叉连线就能完成。A寄存器的最低位移给Q寄存器的串行输入，C的输出移给A寄存器的串行输入，每个时钟沿到来时，所有寄存器同时动作，天然形成一次整体右移。正因为这种同时性，必须保证这些寄存器都由同一个时钟驱动，任何异步的“手动右移”都会造成时序错乱。

3. 寄存器电路深度拆解：Logisim里的加载、保持与同步移位

3.1 寄存器与锁存器的本质区别

进入电路细节之前，先把最核心的元件搞清楚。Logisim的组件库里有一个叫Register的元件，这才是本设计的主角。外观上它是一个矩形框，标着D、Q等引脚。与常见的D锁存器不同，Register是边沿触发的，也就是说它只在时钟信号的上升沿（或下降沿，取决于配置）那一瞬间采集输入端的值，其余时间输出保持不变。

为什么要强调边沿触发？因为数据通路上有个经典的问题：如果A寄存器的输出直接接到加法器，加法器的输出又接回A寄存器的输入，当加法器产生结果并稳定后，会不会又立刻被采集回去，导致寄存器不断自加？

答案是：在边沿触发下不会。因为在同一个时钟周期里，时钟为高电平时寄存器锁存输出，加法器产生的中间结果不会立即写入A；只有在下一个时钟沿到来时，A才会把加法器的当前输出采样进去。这个“先算后写、沿触发”的机制，是寄存器能实现稳定状态流转的根本保证。如果在Logisim里误用了锁存器，电路会陷入死循环或出现毛刺，这是新手最容易踩的坑之一。

3.2 Register组件的引脚与属性

Logisim寄存器核心引脚有这几个：

• D（数据输入）：需要写入的数据，位宽与寄存器位宽一致。
• Q（数据输出）：当前保存的值。
• C（时钟输入）：决定何时采样D的值。
• CLR（异步清零）：高电平时立即把寄存器清零，与时钟无关。
• EN（使能）：高电平时允许时钟沿采样，低电平时寄存器保持原值。

在设计乘法器时，这几个引脚要分工明确。A寄存器的CLR用于初始清零；Q寄存器的D端口需要接一个选择器或与门来控制是加载乘数还是保持原值——因为Q在后续轮次中不能被外部数据覆盖，它的“新值”应该来自本寄存器右移后的反馈。

如果让Q寄存器一直处于可加载状态，它就会在每轮时钟沿把D端口的输入写进去，而D端口接的是外部乘数输入的话，乘数值会被反复装载，右移就白做了。所以必须要给Q加使能控制：加载阶段EN=1，让乘数进入；移位阶段EN=0，让Q保持或走移位反馈路径。这里提供两种实现思路：

• 方案一：用多路选择器，根据控制信号把“外部乘数输入”和“移位反馈输入”选一个接给D。
• 方案二：用使能端EN，加载时EN=1，之后EN=0，同时把D固定接成移位反馈。

两种方案都能工作，但方案二更干净，因为乘数只在最开始用一次，后续不再需要外部输入路径，只要EN一直为0，Q反反复复走的都是反馈回路。

3.3 三寄存器级联右移的连线方法

现在来看最关键的移位连接，这也是标题里“寄存器电路详解”的重心。

整体右移要求把(C, A, Q)看成一个2n+1位的连续寄存器组。在Logisim中，可以用三个独立寄存器+一条串行链实现：

1. C寄存器的输入接加法器进位输出，输出接A寄存器的串行输入（也就是A的D端口最高位，但如果A的D端口是一整根总线，就需要用分裂器把A的Q输出拆成单路信号，再组装成新的D值）。
2. A寄存器的Q输出最低位，接Q寄存器的串行输入（同样要用分裂器处理，取出单路信号，再与Q的高n-1位拼成新的D输入）。
3. Q寄存器的Q输出最低位，悬空不接，让它自然丢弃。

这里需要借用Logisim的Splitter组件。比如A寄存器位宽是4，输出总线是4根线，要做一个右移操作，就需要拆成“最高位来自C，中间三位来自A的高三位，最低位送给Q”。实际操作是：用Splitter把A的Q拆成Bit 0、Bit 1、Bit 2、Bit 3四根单线；把C的输出接到Bit 3；把A自己的Bit 3、Bit 2、Bit 1接回D的对应高位；把Bit 0送给Q的串行输入。同理，Q寄存器的D端口要把A的Bit 0接给Bit 3，自己的Bit 3、Bit 2、Bit 1接给D的对应高位，Bit 0丢弃。

这样连完后，每个时钟沿，C的旧值进入A的最高位，A的旧低位进入Q的高位，整体右移一位。这个结构等价于移位寄存器，没有用任何专门的移位芯片，全靠连线完成。

3.4 加法器与B寄存器的受控加法

被乘数B寄存器需要有一个加载引脚，初始阶段写入被乘数，之后保持。它的输出是一整根总线，直接接到加法器的一个输入端。

加法器另一个输入端接A的输出，但不能直连，因为受控加法要求“Q0=1才加，Q0=0不加”。实现受控加法有两种方式：

一种是“真值表控制方式”：在加法器的另一个输入端前加一排与门，每个与门的一端接A的对应位，另一端统一接Q0控制信号。Q0为1时，与门原样输出A的值，等价于多加了B；Q0为0时，与门输出全0，等价于不加。

另一种是“多路选择器方式”：用二选一MUX，把A的输出和常量0分别接两个输入，Q0作为选择信号。相比之下，MUX更直观，排线也更整洁，推荐优先使用。

加法器的进位输出，就是前面说的C触发器的输入。Q0为0那一轮，无需加法，所以C应该被清零——这里同样可以用2选1MUX控制C的输入：Q0=1时选加法器进位，Q0=0时选常量0。这个细节很多人会漏，结果就是进位C里残留着几轮之前的旧值，右移时把脏数据挤进A，最后结果莫名其妙多了一个1。

4. Logisim中的搭建步骤与控制器实现

4.1 全局参数与元件布局

打开Logisim后，先新建电路，把位数统一设置为4位（为了实验演示方便，之后想扩展到8位或更多，只需要改寄存器和加法器的位宽，控制器逻辑完全不变）。

推荐的布局方式是从左到右一字排开：

• 最左侧：B寄存器、被乘数输入引脚。
• 中间偏上：加法器、A寄存器。
• 中间偏下：Q寄存器。
• 最下方：C触发器。
• 最右侧：输出引脚，显示A和Q拼接后的8位结果。

这样做的好处是信号流方向一致，排查连线时不会眼花。每个寄存器上都加上标签，比如B_REG、A_REG、Q_REG、C_BIT，否则连到一半自己都分不清谁是谁。

4.2 数据通路的逐段搭建清单

按下面的顺序接线，可以最大程度减少返工：

1. 放置4位常量0，接到A寄存器数据输入的最初来源（A的D初始接0，或者利用CLR异步清零后先保持0）。
2. 放置4位乘数输入引脚，接Q寄存器的D输入端口；放置4位被乘数输入引脚，接B寄存器的D输入端口。
3. 用时钟组件（Clock）统一接到A、B、Q、C的时钟输入端。如果希望用按钮控制单步，可以接一个手动时钟按钮，方便观察每一步的变化。
4. 把A的Q输出用Splitter拆开，接加法器一端；B的Q输出接加法器另一端。
5. 加法器的进位输出接C的D输入，和Q0控制信号做一个2选1MUX，MUX输出再接C的D输入。
6. 加法器的4位结果接A的D输入（这个D同样需要和右移逻辑做整合，见下一步）。
7. 做右移整合：
   • A的D端口：把C当前输出接最高位，加法器结果的高3位接高3位，最低位不要了（因为加完后会移位，A的最低位移给Q）。
   • 等一下，这里要仔细：移位是在加法之后发生的。如果A的D端口直接接了加法器输出，那么时钟沿来临时是“加法结果直接写入A”，而不是“加法结果右移后再写入A”。这就引出一个问题——加法结果和移位怎么合成一个动作？

这里我用的实际方案是：加法器结果本身已经包含了“当前A加上被乘数”的全部n位，而A的D端口需要接收的是“这个结果逻辑右移一位”后的值。也就是说，A的新值 = 加法结果右移一位。这个右移不能靠寄存器完成，必须在组合逻辑里先做掉：用Splitter把加法器结果的高位、C的旧值重新排布，再接到A的D端口。

所以A的D端口接线应该是：最高位=C的输出；次高位=加法器结果第3位；第三位=加法器结果第2位；最低位=加法器结果第1位。加法器结果的最低位不接A的D，改接到Q的串行输入。

8. Q的D端口类似：最高位=加法器结果的第0位（来自A旧最低位）；次高位=Q旧最高位；第三位=Q旧次高位；最低位=Q旧第三位。当然这是在加载阶段之后。

这样的组合逻辑移位方案，在一个时钟沿上就完成了“加法结果右移并挤入C”的全部效果，不需要额外的移位时钟。这是Logisim搭建中最重要的技巧，理解和掌握了它，整个乘法器就通了。

4.3 控制器：计数器+ROM真值表方案

控制器可以用状态机搭，但对新手来说，用“计数器+ROM”的方案更不容易出错。思路是：

• 用一个计数器记录已经执行的轮数。
• 用一个ROM（或组合逻辑真值表）根据当前状态输出各个控制信号。

控制信号总共需要这几路：

在Logisim里实现时，用两个D触发器组成2位计数器，计数0~3，其中0对应初始加载，1对应加法，2对应移位，3是中间过渡。ROM存储根据计数器值输出的控制信号。计数器每到3就检查是否已循环n次，用一个额外的4位计数器记录总轮数，达到4轮后封锁时钟或置DONE。

这部分的逻辑虽然不多，但连线比较密，建议先画好控制信号真值表再动手，否则容易在布线时搞混哪根线控制哪个寄存器。

4.4 关于Logisim新版与旧版的差异提醒

Logisim有多个版本，Evolution版和原版的元件库布局、引脚名称略有差异。比如有些版本寄存器只有D、Q、C，没有单独的EN引脚；有些版本Splitter的名字叫“Bit Extender”或“Bit Adder”。如果发现找不到我上面说的引脚，先确认用的是不是Logisim Evolution，再检查组件属性面板里的位宽和触发沿设置。中途更换版本会导致保存的文件打不开或引脚对不上，建议从开始就固定一个版本。

5. 仿真验证与被逼疯的重重陷阱

5.1 测试用例设计

电路搭完不代表能用，必须跑完整测试矩阵。我建议至少测以下五类用例，每个用例都要记录中间每一步的(C,A,Q)值：

仿真时如果结果不对，先不要急着改电路，而是把每一轮的寄存器值跟上文例子对比，看是在哪一轮开始出现偏差。Logisim的时钟组件可以设为手动模式，每按一次走一步，配合探针（Probe）和标签观测各个寄存器输出，比一直开着自动时钟更可控。

5.2 踩坑一：Q0的判断被移位提前消费

很多同学把Q寄存器的初始值装好后，第一轮判断Q0，但下拉到某个地方时发现乘数的最低有效位已经丢了，导致后续判断的全是移位进来的部分积低位。

原因大多是移位逻辑写错了顺序，或者把乘数装进了Q之后又立刻有一次多余的移位。排查方法是：只重置一次电路，观察Q在第一个时钟沿前后的变化。如果第一个时钟沿就让Q右移了，说明加载和移位共用同一个时钟沿，需要在加载阶段把移位信号屏蔽掉。

5.3 踩坑二：进位C在结果里凭空消失

如果乘法结果误差正好是2的幂次倍，大概率是C寄存器环节出了问题。常见的有两种：一是加法进位根本没接进C的D端口，导致超过n位的和溢出丢掉了；二是C虽然存了进位，但在右移时没有接到A的最高位，导致进位永远停在原地，不会进入结果。

我调试时最喜欢用一组大数相乘来检测：比如1111×1111，乘法过程中必然会多次产生进位，如果最终结果比正确值小若干个16，就顺着C→A最高位这条线查，十有八九是Splitter的位映射接反了。

5.4 踩坑三：Logisim总线的灰色线问题

Logisim里不同位宽的总线连接时，线会变成灰色且无法正常导通。最典型的场景是：加法器输出是4位，但Splitter把其中一根线拿出来接到1位的C寄存器时，如果位宽配置不对，整根线会变灰。

解决办法是检查Splitter的“Bit Width”属性和“Fan Out”数量，确保每一根分线的位宽都是1位，并且目标引脚位宽匹配。另外还要注意Splitter的位序：Bit 0对应的是最低位，Bit n-1对应最高位，连线时别把最高位和最低位颠倒了。

5.5 踩坑四：寄存器的触发沿导致的结果错位

如果你使用的是Logisim的默认寄存器，它默认在上升沿触发。当你把时钟接到寄存器和计数器上时，如果计数器的触发沿与寄存器不一致，就可能出现“计数器已经加1了，但A还没更新”的毛刺问题。建议统一把所有组件的触发沿设置为同一类型，或者在控制信号上增加与门来错开数据更新的时机。

我在实践中更推荐的做法是：把整个数据通路的时钟固定在上升沿，控制器的状态转移也使用同一个时钟，但控制信号的改变放在时钟下降沿后的组合逻辑阶段。当前Logisim版本对同源时钟的处理还算宽容，但如果你在做更高位宽的乘法器，时序问题会变得尖锐，可以用Logisim的“Combinational Analysis”功能校验组合逻辑真值表，把步伐放缓一点。

6. 从乘法器到完整CPU：后续扩展与现实意义

6.1 把符号位纳入运算：扩展成Booth乘法器

原码一位乘法器只能处理原码，符号位还要单独异或。虽然逻辑简单，但有一些硬件设计场景下不希望额外做符号判断，这时可以考虑Booth算法。

Booth算法的核心思想是：把补码乘法转换成“加、减、移位”循环，通过观察乘数的相邻两位来决定是加、减、还是保持。不需要额外处理符号位，硬件上可以和加减法统一。从原码一位乘法器扩展到Booth，主要改动是加法器换成可加减的ALU、增加一个Q(-1)触发器用于记录上一位乘数值、控制真值表变成三位判断（Q0和Q(-1)）。

如果你在课程设计里做的是“多周期MIPS CPU”，乘法器模块一般会用Booth算法或者直接调用现成的乘法器IP核。原码一位乘法器更像是一个教学起点，帮你看清“运算指令在硬件里到底是怎么一步步执行的”。

6.2 集成到单周期或多周期CPU

Logisim里做CPU课程设计，乘法指令往往是最高频的痛点，因为单周期CPU里如果直接用“一个时钟周期完成乘法”，需要把n轮循环全部展开成组合逻辑，面积和时延都不可控。更合理的做法是参照多周期CPU的思路：

把乘法器作为一个独立的功能单元，在数据通路中加入“忙等待”机制：CPU发出MUL指令后，乘法器开始运行，在运行期间，CPU的状态机进入等待循环，直到乘法器的DONE信号拉高，再把(A,Q)结果写回寄存器堆。这需要与CPU的主控制器进行握手，而握手的本质就是一组状态转移——比单独做乘法器多不了多少工作量。

如果你做的单周期CPU，可以考虑在ALU外挂一个“组合逻辑乘法器”或“迭代乘法器”，迭代乘法器可以把多周期信号周期化，占用更少的门资源。不过这会引入时序待解决的问题，需要你的CPU主频足够低，或者额外插入等待周期。

6.3 为什么寄存器电路是这一切的地基

前面强调的寄存器加载、保持、移位三态控制，不仅仅服务于乘法器。寄存器堆的写使能、流水线寄存器在气泡插入时的保持、移位指令的实现，说到底都是同一套机制：想清楚“什么数据在什么时机写入、什么时机保持、什么时机移位”。

所以如果在这篇博文里只记住一个知识点，我希望是：任何时序电路，先画出数据在元件间的走向，再画出时钟沿在每一拍触发哪些写入，最后才是连线和调参。顺序对了，Logisim里的乘法器就只是重复劳动；顺序反了，调三天也查不出那根灰线到底错在哪。

个人在做课程设计时还有一个习惯：每搭建一个子模块，就立刻新建一个电路单独测试，不急着把乘法器和CPU主电路拼在一起。比如A寄存器右移逻辑可以先单独用一个常量和时钟验证，Q寄存器的串行输入单独测试，全部通过后再合并。否则整个电路几十根线一起亮，出了错只能靠瞪眼找——那滋味谁试谁知道。