Cadence Allegro差分等长调整实战：从约束设置到蛇形布线

做高速板这几年，Cadence Allegro 的差分线等长调整几乎是我每块板子都要过一遍的活儿。不管是 LVDS、USB 还是 PCIe，只要信号速率上去，等长就不是可做可不做的优化，而是必须满足的硬性约束。最近刚好在调一块双通道 LVDS 视频传输板，配合千兆网口和 USB 3.0，把从约束设置到蛇形布线的完整流程又从头到尾走了一遍，过程中有些心得，也踩了几个设计文档里不会写的坑。这篇就把我的实际操作方式写出来，给正在被差分等长折磨的朋友一个参考。

这套流程适合刚接触 Allegro 高速布线、或者从其他工具转过来的人。我不会只讲按钮在哪，更想讲清楚为什么这么设、为什么这么绕，以及遇到 DRC 报错、空间不足、规则失效这些问题时，怎么快速定位和解决。

1. 项目背景与等长思路

1.1 这次要处理的板子是什么情况

这块板子的核心是一颗 FPGA，外挂双路 LVDS 接口，时钟频率从 25MHz 到 150MHz 可配，另外还有一路 1Gbps 以太网和 USB 3.0 差分对。实际布线时，LVDS 信号从 FPGA 引脚出来，经过一个排阻区域，再走到板边的连接器，中途要避开几个电源过孔密集的走线通道，路径天然就出现了长短差异。同一组差分对内，P 端和 N 端如果长度差太多，共模噪声会变大，接收端恢复数据就容易出错；不同组之间如果等长差异过大，时序裕量会被吃掉，尤其是在并行多通道的场景下，每一路的建立保持时间会不一致。

所以等长调整的核心目标有两个：对内等长和对外等长。对内是保证差分信号正负两路的传输延时一致，对外是保证同组内多对信号之间的延时偏差在可接受范围内。这次板子上的 LVDS 一共 4 对数据加 1 对时钟，我给自己定的目标是对内 5 mil 以内，对外 50 mil 以内。这个值不是随便拍的，具体要卡多严，后面会细说。

1.2 等长误差到底该卡到多少

很多新手一上来就问等长误差卡多少合适，这个问题真没有统一答案。幅度取决于信号速率、协议要求和芯片接收端的容忍度。拿我经常遇到的几类接口举例：

我不建议照抄某个数值，最靠谱的方式是打开对应芯片的数据手册，看接收端对差分对内skew和通道间skew的定义。比如这次用的 LVDS 接收端芯片手册明确写了 channel-to-channel skew 最大 1.5ns，换算成板级线长，按 FR4 板材大约 150ps/inch 的传播延时，1.5ns 约等于 10 英寸的允许偏差，看起来 50 mil 的对外等长约束已经非常保守了。

但这里有个容易被忽略的点：时钟通道和数据通道之间的关系往往比单纯数据通道之间更敏感。所以我在实际约束里，对外等长虽然写 50 mil，但会把时钟对单独拎出来，要求它跟每一对数据都控制在 25 mil 以内，给自己留出充足裕量。约束宁严勿松，毕竟后期如果时序不稳，改板代价太高。

1.3 为什么绕线大多选蛇形

等长调整的基本原理就是给短的那一方补长度。补长度的方法有很多，可以把走线绕大圈、可以调整过孔位置、也可以加一些弯折段，但实战中用得最多的还是蛇形线。原因很直接：蛇形线可以在很紧凑的空间里补出足够长的距离，而且形状规整，不会破坏周围的布线通道。

不过蛇形绕线并不是想怎么绕就怎么绕。蛇形走线的本质是人为制造平行耦合段，如果间距控制不好，反而会引入串扰和阻抗突变。Allegro 里做蛇形绕线的工具叫 Delay Tune，它把这个问题简化成了三个参数：振幅、间距、波长。你只需要告诉工具绕多大、绕多宽、绕多长，它会自动生成一段规则且可优化的形状。等长调整完成后，还要关注相位关系，某些高速接口要求差分对内相位差不超过一定值，所以有时候绕完还需要做相序微调。

2. 约束管理器里的差分规则设置

2.1 先把差分对建出来

在 Allegro 里做任何等长工作之前，必须先让软件知道哪些网络属于同一个差分对。最省事的方式是在原理图阶段就做好差分属性。我用的是 Capture CIS，在属性编辑器里给网络加上 DIFFP AIR 属性，命名后缀用 _P 和 _N，例如 LVDS_TX0_P 和 LVDS_TX0_N。导入网表到 PCB Editor 后，Allegro 会识别这些网络并自动生成差分对。

如果原理图阶段没加属性，也有补救办法：在 Allegro 中打开 Constraint Manager，切到 Electrical 工作簿，找 Differential Pair 工作表，右键新建并手动选择两个网络。注意手动建对的时候，软件会检查网络是否合法，比如两个网络是否都真实存在、有没有重复加入其他差分对。这里有个小坑：如果网络名里带了反斜杠或者特殊字符，手动建对时容易识别异常，所以我在原理图命名阶段就强制统一用 _P/_N 结尾，避免后续一堆麻烦。

还有一种情况是芯片厂商提供的封装库已经给某些引脚定义了差分属性，比如 USB 收发器的 D+/D-，导入后差分对会自动生成。你可以先打开 Differential Pair 工作表看一眼，别贸然重复创建，否则后面规则分配会乱套。

2.2 电气约束：线宽、线距与阻抗

差分对建好之后，下一步是给它分配物理规则和电气规则。物理规则管的是线宽、线距，电气规则管的是阻抗、延迟、相位。这两类规则都在 Constraint Manager 里维护，但位置不一样。

打开 Constraint Manager 后，左侧是一棵对象树，里面有 Physical 和 Electrical 两大类。我先在 Physical 里建一个名为 "DIFF_100" 的 Physical Constraint Set，把线宽设成 5 mil，差分对内间距设成 8 mil，同时设置最小线宽 4.5 mil、最大线宽 5.5 mil，给布线留一点调整余地。之所以选 5/8 这个组合，是为了配合叠层设计达到 100Ω 差分阻抗。这个值不是猜的，我提前用阻抗计算工具，输入板材介电常数、线厚、介质厚度等参数，反算出来 5/8 这个组合最接近 100Ω。如果你的叠层不一样，千万不要照抄。

阻抗约束属于电气规则。我新建一个 Electrical Constraint Set，在里面把 Differential Pair 的阻抗范围填成 95~105Ω。Allegro 会结合物理规则和叠层计算实际阻抗并做 DRC 检查。但要注意，这里的阻抗计算依赖叠层参数设置准确，如果叠层里的铜厚、介质常数没填对，约束管理器算出来的阻抗就是自欺欺人。我见过不少板子，规则里写着 100Ω，实际打板回来阻抗完全偏离，原因就是叠层参数乱填。

2.3 等长约束：相对延迟和相位容差

等长约束我习惯用相对延迟来表达，而不是绝对长度。因为差分对之间可能因为绕线、过孔、分支等因素，实际物理长度差异很大，但电气上只要延迟一致就行。在 Electrical 约束集里找到 Relative Propagation Delay，把上面的差分对加到同一组（Match Group）里，然后设定目标延迟和容差。

实际操作中，Allegro 界面里可以给 Match Group 设置一个基准网络，其他网络自动以它为目标做等长。我的做法是先把时钟对的一个网络设为基准 P 端，然后要求所有数据对网络相对它的延迟差控制在 50 psi（皮秒）以内。这里的单位可以选择延迟时间，也可以选择物理长度。我更倾向于用长度单位，因为在实际布线调整时，直接看 mil 数更直观。不过如果你的板材传播速度设置准确，用延迟时间其实更科学，因为不同层的走线传播速度有细微差别，过孔也引入额外延迟，这些都是长度值无法直接反映的。

相位容差在差分对设置里也有一个对应项，叫 Phase Tolerance。它主要检查差分对 P 端和 N 端在中点电压处的相位差。比如要求 180° ± 5°，如果你的对内走线长短不一，相位差就会超标。我通常把对内长度差卡在 5 mil，这基本能让相位容差满足大多数 LVDS 芯片的 1~2ns 要求。

2.4 规则优先级设置不能忽略

约束管理器里最容易出问题的其实是规则优先级。Allegro 支持按网络、按差分对、按引脚对、按区域覆盖多种规则，规则之间还有继承和覆盖的关系。我最初使用的时候经常遇到一种情况：网络级别的规则已经设好了，但走线时某些区域还是用默认规则，没有按差分线宽走。

排查下来发现是区域规则（Region Rule）优先级高于网络规则，某个电源通道附近我画了一块 Route Keepout 或者设置了特殊线宽的区域，差分对一旦进入该区域就自动降级成区域规则。所以设置完差分约束后，一定要打开 Constraint Manager 左侧的 Rules 视图，检查当前生效的规则到底是什么。如果发现差分线没有按预期走，先看是不是有 region 或者 room 规则压在上面。另外，铜皮和差分线之间也有避让优先级的问题，热词里常提到的"铜皮优先级"就是这里的事。绕线时如果旁边有电源铜皮，要确认铜皮的 Clearance 不会把蛇形线的间距 DRC 撑爆。

3. 布线后的长度确认与等长评估

3.1 用报表和颜色标记快速筛选差分组

整板布线完成之后，第一件事不是急着绕线，而是先把所有差分对的实际长度拉出来看。Allegro 里最简单的办法是在约束管理器里直接查看网络长度，也可以在高亮面板里输入需要检查的网络，按长度排序。不过我更推荐用报表功能：选择 Tools > Reports，在报告列表里勾选 Differential Pair Length，直接生成一份量化的长度清单。

报告会列出每对差分网络的物理长度，以及 P 端、N 端各自的长度。看到这份报告，你就能立刻知道哪些对有问题、差多少，以及基准网络和目标值之间的偏移量。我习惯把报告导成 CSV 文件，再按差值排序，这样哪些对内差异最大、哪些组间不平衡，一目了然。数据驱动能省下大量手动寻找的时间。

为了在布局图上快速定位，我会用颜色高亮所有差分网络，然后关闭其他层的显示，只保留差分线所在的信号层。选中一对后按快捷键高亮 P 端和 N 端不同的颜色，这样谁长谁短在屏幕上直接就能看出来。有些版本的 Allegro 还支持按长度区间自动分配颜色，比如短于目标值的显示浅色，达到目标的显示深色，这个功能在检查大规模 DDR 总线时特别好用。

3.2 根据实测长度确定调整目标

拿到长度报告后，要确定调整目标。比如这次 LVDS 时钟对作为基准，目标长度是 2350 mil，数据对 LVDS_TX0_P 是 2240 mil，LVDS_TX0_N 是 2245 mil，那么这一对数据对内只差 5 mil，刚好满足要求，不需要绕线。但 LVDS_TX3_P 是 2100 mil，N 端是 2140 mil，对内差 40 mil，同时整对长度比基准少了 250 mil，这就同时需要做对内等长和对外等长调整。

这里我习惯把目标拆成两步：先把对内长度差补平，确保每对的正负端一致，再做对外等长，把所有对拉到同一个长度。先内后外的顺序很重要，因为如果你先做对外等长，绕完线后对内差的线段仍然插在原路径里，再去做对内调整时会破坏已经完成的对外匹配。相反，先保证每一对内完全一致，最后统一绕长，每一对的最终长度增量是相同的，数据检查更清晰。

对外等长的调整量怎么算？就是基准长度减去当前长度。比如基准 2350 mil，当前 2100 mil 加 40 mil 的内差修正，那么这一对还差 210 mil。如果考虑过孔带来的延迟，还要手动估算过孔等效长度。一般来说，一个信号过孔约增加 100ps 左右的延迟，折算过来大概相当于 0.7~1 inch 的走线长度，但不同板厂工艺差异很大。我是这样处理的：把所有差分对使用相同数量的过孔，这样过孔延迟差异就自动被拉平了，不用精确计算每一个过孔的等效长度。

3.3 动手绕线前我必做的三件事

在开始用 Delay Tune 之前，我建议先花几分钟做好三件事，能避免后续反复返工。

第一，关闭非必要层的显示，特别是走线层下方的电源平面层，否则绕线时鼠标拖动会因为动态铜皮避让刷新很慢，整个界面卡到没法操作。我一般只保留正在绕线的层和相邻参考平面层，同时把动态铜皮的显示方式临时改成静态，或者用艺术字显示边界，性能会好很多。

第二，把约束管理器中相应的 Match Group 和 DRC 模式打开。不要只在最后的 DRC 桥里才开在线检查，而是在布线时让 Allegro 实时提示等长状态。Delay Tune 界面右下角会动态显示当前网络长度和剩余调整量，配合在线 DRC，就能一边绕一边看是否达标。

第三，提前规划蛇形绕线区域。如果某组差分对需要补 200 mil 的长度，你别指望在芯片引脚出来的 200 mil 范围内塞进去，肯定要留出足够长度的空旷区域。我会先在板框上大概估算哪里还有空间，哪里被器件占据，然后用 Route Keepout 把不能用区域锁起来，避免绕到一半碰到禁止区域。

4. 蛇形布线与等长调整实操

4.1 Delay Tune 工具入口与基本操作

Allegro 的交互式等长调整工具在菜单 Route 下，命令是 Delay Tune，我习惯在环境变量里给它绑定一个快捷键，比如用 F6 键，省得每次点菜单。启动工具后，鼠标变成十字光标，此时点击需要调整的差分网络中的任意一段走线，Allegro 会识别整条网络链并进入调线状态。

此时屏幕上会显示当前网络的长度和目标长度的差值，正数代表长，负数代表短。然后你沿着走线方向，从需要绕线的起始点拖动鼠标，Allegro 会自动生成蛇形折线。这里有个技巧：拖动时先沿着原走线方向移动大概一个蛇形周期的距离，不要急着横向摆动，让工具自动把蛇形段生成出来。如果曲线方向不对，按右键菜单里的 Single Trace Mode 和 Multi Trace Mode 可以切换调整模式，单根模式下只调整当前网络，多根模式下可以同时拉多个网络，比如手动选择几对数据线一起绕到同一个目标长度，效率高很多。

Delay Tune 还支持撤销和逐段微调。右键菜单里的 Restore 可以恢复到调整前的状态，这个功能我几乎每次都用，因为一旦绕出来的形状不理想，与其手动去推挤蛇形段，不如直接撤销重来。已经生成的蛇形段也可以选中后拖动端点进行微调，但幅度要小，否则形状会变得很乱。

4.2 蛇形参数怎么定：振幅、间距与波长

蛇形线参数设置是整个环节里最需要经验的地方。大多数人点开 Delay Tune 就开绕，绕出来的形状要么太挤、要么太松，最后被 DRC 搞到崩溃。正确做法是启动工具后，右键选择 Parameters，先把蛇形线的形状参数设置好。

我通常设置这几个值：

振幅指的是蛇形线相对原走线中心线的最大偏移量。振幅太小，一个周期能补的长度很有限，要多绕好几组；振幅太大，旁边没空间。关键校验点是蛇形相邻的平行段之间中心距必须大于等于 3 倍线宽，否则这些平行段之间的耦合会让差分阻抗下降，甚至引起串扰。我用 5 mil 线宽，间距 8 mil 的差分对内设计，蛇形段之间的中心距至少设到 15 mil，这样外侧边缘之间还有 10 mil 的净空间。

波长则决定了每一组蛇形可以补多少物理长度。一个完整波长的长度大约相当于两倍的振幅加两倍的间距，以振幅 40 mil、间距 15 mil 计算，一个波长大约 110 mil，实际能补的净延展长度大概就是这个数量级。如果你需要补 220 mil，那就绕两个完整周期；需要补 300 mil，就绕三个周期。我建议每绕完一个周期就看一下右下角剩余量，不要贪多，绕多了超出目标，还得花时间拉回来。

4.3 绕线过程中的现场微操技巧

真正开绕之后，有几个细节对最终质量影响很大。

第一，蛇形线的拐角不要用 90° 直角。Allegro 默认的蛇形拐角看起来像是 45° 斜切，但个别版本或参数组合下会生成比较尖锐的拐角。你可以在参数面板里设置拐角类型为 Arc 或 45 Degree，我习惯用 Arc，走线更平滑，对减少阻抗突变有帮助。如果你用的版本只能生成直角，可以在绕完后用 Slide 命令把拐角处理成圆弧，或者直接重新绕。

第二，注意蛇形线段的起始和结束位置。不要一上来就在过孔旁边开始绕，过孔本身就是阻抗不连续点，旁边再叠加上蛇形绕线的耦合，容易让这部分信号质量变差。我一般会在距离过孔至少 50 mil 的位置开始绕，让过孔附近的走线保持尽量直的路径。

第三，尽量保持蛇形线在同一个层完成。如果绕线过程中穿过孔切换层，过孔引入的延迟会直接打乱等长的计算结果，而且切换层后要重新计算参考平面，很容易引入新的问题。实在绕不下的时候，我优先考虑调整走线路径，而不是在绕线中点加过孔。

第四，绕好一组之后不要急着去弄下一组，先按一次 DRC 快捷键，看看有没有间距、残桩、布线冲突。很多人喜欢全部绕完再统一跑 DRC，结果错误几十个，定位起来非常痛苦。我都是绕一对查一对，把问题消灭在萌芽阶段。

4.4 相位调整与过孔带来的实际问题

等长调整完成后，还要检查相位关系。差分对 P 端和 N 端只要做了等长处理，相位容差一般不会超，但有一种特殊情况：当你用蛇形绕线把一根线拉长后，另一端如果原本就长，绕线过程可能会让 P 和 N 的相位关系出现整体偏移。这种偏移对单端信号无所谓，对差分信号却可能造成共模转化。

Allegro 的约束管理器里有一个相位检查项，会直接给出 P 和 N 在目标频率下的相位差。我在绕完蛇形线后，会检查这个值是否在 10° 以内。如果超标，多半是某一段走线的蛇形弯曲过多，导致该段的实际传播速度与直线段有细微差异。解决办法是重新调整该段的蛇形参数，比如增大振幅、减少周期数，让蛇形段更接近直线状态。

过孔的影响也很关键。刚才说尽量少用过孔，但有些网络从 FPGA 内层出线，中间必须换层。一个过孔的等效延迟大概相当于 100ps，如果一对差分中的一个网络比另一个多一个过孔，这本身就可能引入 15~25 mil 的等效长度差。所以在做对内等长时，一定要检查 P 端和 N 端的过孔数量是否一致，不一致的话，先调整过孔设计，再考虑绕线。有些老工程师会直接把所有内层出线的过孔成对打过孔，让 P 和 N 的过孔数量天然相等，这确实是最省心的做法。

5. 常见问题与排查技巧实录

5.1 约束设置了却不生效

这是被问得最多的问题，我也踩过。约束管理器里明明设好了差分规则和等长目标，板上走线却还是按普通单端规则跑，或者 DRC 完全无视电气约束。大概率是规则对象没挂到网络或者差分对上。

Allegro 的规则体系分了好几层，有全局规则、网络规则、差分对规则、区域规则，优先级从左到右递增。你新建了一个约束集，如果不把它分配给具体对象，它就是一张废纸。需要到 Constraint Manager 的 All Constraints 视图，展开 Electrical > Net Scheduling 或者相应的对象表格，手动把网络拖到约束集下面。另外还要检查当前用的约束模式是不是 "Classic" 模式，有些项目模板可能默认了 "Electrical" 模式之外的兼容模式，导致部分电气规则不参与 DRC。

一个快速定位方法：在布线状态下随便选中一条差分线，看它属性里实际挂载的 Constraint Set 是不是你预期的那一个。如果不是，右键选择 Change Constraint Set 重新分配即可。还有一点，Allegro 对已经布好的走线不会自动应用新建的线宽规则，必须手动执行 Route > Resize 或者在编辑走线命令下选中线段后重新调整线宽，这也是新手容易以为"规则没生效"的原因。

5.2 蛇形绕完 DRC 一片红

蛇形线刚绕出来时 DRC 报很多错，别慌，大多数情况是三个原因：间距过长、走线重叠、区域冲突。其中区域冲突最常见，因为蛇形线扩散出去后，可能压到了之前设置的 Route Keepout 或者 Room 边界。这时可以直接对着红色 DRC 标志点右键，选择 "Explain Error"，Allegro 会弹出详细的错误描述和违反的具体规则，比你自己瞎猜快得多。

间距过长则通常出现在蛇形段间距设置太小，或者旁边有其他网络靠得太近。如果 DRC 里的错误类型是 Etch Spacing，就把蛇形参数的 Spacing 调大，重新绕那一段。走线重叠则多发生在高频密度区域，蛇形段绕出去之后跟相邻网络重叠，这种情况要么调整振幅，要么给相邻网络让一点空间。如果错误集中在拐角处，检查一下拐角类型，用 Arc 类型后一般能消掉大部分。

还有一个隐蔽问题：蛇形绕线后相邻差分对的蛇形区域互相穿插，导致同一层的两条差分线之间间距不足。Allegro 会按差分约束检查同一差分对内部的间距，但不同差分对之间如果挨得太近，走线间距违规同样报错。我通常会开一个全层视图，把该区域所有网络一起显示出来，人工确认蛇形区域没有互相侵入。

5.3 空间不够绕不下怎么办

不是所有位置都有空间给你绕一圈蛇形线，特别是芯片引脚区域、连接器附近，器件密度高，走线通道窄。遇到这种情况，我常用的几种办法优先级排序是：先改变走线路径绕远路，再考虑换层，最后才优化蛇形参数。

改变走线路径的意思是，与其在短而挤的通道里硬塞蛇形，不如把整条走线重新规划，让它稍微绕远一点，可能刚好补上差异。这个方法不产生新增耦合段，信号质量最好。如果路径确实无法扩展，才考虑把某一根走线换到相邻层走一段，通过增加过孔和层间长度来补延时，前提是换层路径附近参考平面完整，绝不能跨分割。

还有一个思路是利用已有的弯曲绕行。如果板子上已经有一根信号因为避让器件自然绕了很长一段，那这根就是天然的长网络，我把其他短线都朝这个方向拉，而不是把这根长线强行拉直。等长调整的本质是让所有线尽量接近最长的那条，而不是把长的变短、短的变长。这段思路在 PCB 布局阶段就应该想好，等长空间要最后留在空旷的布局区域。

5.4 差分对识别异常与网络命名

有时候导入网表后，Allegro 里看到的差分对数量不对，有的网络没自动建对。最常见原因是网络命名不符合 _P/_N 规范，或者符号里面多了一个空格、一个大写字母的差异。我对这个问题的处理方式是在原理图阶段就统一命名规范，所有差分信号的 P 端和 N 端必须满足：除了最后的 _P/_N 后缀外，前面部分完全一致，且整个名字不能超过 Allegro 的字符长度限制。

如果已经在 PCB 阶段才发现，那就只能到 Constraint Manager 手动建对。还有个细节：Allegro 在手动建对时，如果两个网络长度不一致，它会弹出一个警告，但不会阻止你继续。这种警告通常是因为网络名中包含了非法字符或网络在原理图中已经被定义了其他属性，不影响最终建对。

网络命名还关系到差分对的自动抽取。比如有时候你建好的差分对在原理图里没问题，但导入 PCB 后发现驱动端和接收端的极性反了。这种情况在等长 DRC 里不一定能立刻暴露，但相位检查会提示。建议在规则设置阶段就核对差分对的 P/N 极性，尽量跟芯片引脚定义对齐，省得绕完蛇形线再来回倒。

5.5 提升调整效率的快捷键与显示设置

绕蛇形线是非常高频的操作，每次都用鼠标点菜单太浪费。我建议在 Allegro 的用户环境文件 env 里绑定几个快捷键，比如把这几个命令设置成顺手的位置：

• Delay Tune：绑定到 F6，执行等长调整。
• Slide：绑定到 F5，用来推挤走线让出绕线空间。
• Show Element：绑定到 F7，快速查看当前网络长度和属性。
• DRC Update：绑定到 F8，绕完一组就刷新检查。

设置方法是在 Allegro 的命令行输入funckey相关的语句，或者直接编辑 env 文件。不同版本有一点差异，但网上搜 Allegro 快捷键设置基本都有现成模板。我自己的 env 文件里还会把在线 DRC 的刷新频率调高，避免绕线完成后界面还要等几秒才更新错误标记。

显示设置方面，我会把 Etch Length 和 Delay 信息显示在 Options 面板上，这样每次启动 Delay Tune 时，屏幕都能看到动态长度数值。还可以通过 Display > Color/Visibility 把所有不相关网络调暗，只高亮操作中的差分对。这样不仅眼睛不容易累，找线头也很快。

6. 最后再说点个人体会

等长调整看着是个纯粹的布线操作，实际上拼的是你对信号完整性的理解。绕蛇形线不难，难的是知道该在哪绕、绕多少、绕完会不会引入新问题。我在实际项目中反复体会到的几个原则，最后再罗嗦一遍。

第一个原则是规则先行。所有等长工作都应该从约束管理器里的规则定义开始，而不是布完线再来查长度。规则想清楚了，后面每一条走线都朝着目标长度贴近，返工量小很多。

第二个原则是能少绕就少绕。蛇形绕线永远是多出来的寄生结构，哪怕参数控制得再好，也不如一条笔直的走线。所以在布局阶段就要给高速差分信号留好通畅的路径，尽量避免那些强迫走线绕来绕去的器件摆放。

第三个原则是勤看 DRC、勤看报告。等长调整不是一次性的操作，每次微调后都要重新检查长度和规则。我的习惯是每完成一组差分对就更新一次报告，把数值记录下来，整个项目走完，数据还能用于复盘和优化。这习惯不仅让板子一次通过率变高，也让你下次做新项目时有据可依。

我在实际做这块 LVDS 板子时，最后一批数据对的等长偏差从最初的 200 多 mil 压到了 20 mil 以内，整板差分信号的内对偏差基本都锁在 5 mil 以内，时序裕量跑下来很舒服。这个结果说明流程和方法是有效的。你按照这个思路去梳理自己的项目，结合当前芯片手册的具体要求，应该也能少走不少弯路。