Cadence Sigrity实战：DDR4 SI/PI分析从Layout到仿真完整流程

去年我接手一块带四颗DDR4颗粒的板子，Cadence Allegro里的DRC检查项明明全绿，PCIe那边也调通了，唯独DDR4读写误码率就是下不来。后来被拖去用Cadence Sigrity老老实实跑完一轮SI/PI分析，才发现问题早就埋在Layout阶段了：VREF走线没有和DQ做同层伴地，地址线的T分支到两颗颗粒的长度差了超过200mil，电源平面上还有一根粗走线把VDDQ铜皮拦腰截断，PDN阻抗在400MHz附近鼓了一个大包。

这篇文章我就把"从Layout到仿真"这套完整流程摊开讲，核心是用Cadence Allegro画完板子之后，怎么用Sigrity把DDR4的SI/PI分析跑起来，并且不只在仿真报告上看到绿灯，而是让仿真真正帮你发现和规避问题。适合正在做DDR4板卡、手里有Allegro导出数据却不知道怎么在Sigrity里下手的硬件工程师，也适合刚被分到DDR4项目、想用仿真给设计加一道保险的新人。下面所有参数和操作都按我实际用过的工程值来写，不整玄学。

1. 为什么DDR4一定要做SI/PI分析，别再靠"经验+改板"硬扛

1.1 频率到了3200MT/s，经验只在低速时代好用

我以前也做过那种"照着参考设计抄、画完就投板"的DDR3项目，Gbps级别的信号靠长度匹配和3W原则基本能混过去。但DDR4情况完全不一样：DDR4-2666一个UI是375ps，DDR4-3200一个UI只有312.5ps，FR4板材里信号大约每180ps走1英寸，也就是说一个UI在板子上也就走1.7英寸左右。这个数字意味着什么？意味着你在芯片引脚附近看到的一段50mil stub，在低速时代无所谓，在DDR4频率下已经足以造成反射。

有一个流传很广的判定法则：当走线长度超过上升沿对应传播距离的1/10时，这条线就必须按传输线来处理，不能再当普通连线看了。DDR4的上升沿典型值在100ps到200ps，对应到FR4里大概是590mil到1180mil，1/10就是60mil到120mil。换句话说，DDR4几乎每根DQ、DQS、地址命令走线都已经进入了传输线范畴，阻抗不连续、stub、串扰、回流路径断裂，任何一个都会在眼图上留痕迹。到了这个阶段，你说"我画了十几年板子所以没问题"，真的不如跑一次TDR有说服力。

我第一次给客户做汇报时，对方负责人问：你不是讲SI/PI吗，怎么一上来就讲传输线？我说因为你不理解传输线，后面给你看眼图的绿灯你也不知道它在骗你。这个话糙理不糙，DDR4的SI/PI分析，本质就是跟传输线和电源网络打交道。

1.2 什么时候介入最合适：从布局引出到布线完成

很多工程师把仿真当成"投板前的最后一道质检"，板子画完才跑一次仿真，这是最被动的用法。我的习惯是把仿真拆成四个时间点，越早介入，改板成本越低。很多DDR4的问题在布局阶段就已经定了七成，布线阶段再去救，手段非常有限。

举个实际例子，四片DDR4颗粒摆在同侧和两侧，地址线走线的总长度差别很大。如果用T2B在布局阶段把两种方案各跑一遍拓扑仿真，你会发现同侧方案在时序收敛上明显容易，因为T点到每颗颗粒的分支长度容易做短且一致。等布线全部画完才发现T点分支差了300mil，这时候只能靠调整蛇形走线补救，不仅占面积，还带来额外的串扰风险。

我最怕遇到的情况是光绘都出了才想起要跑PDN仿真，结果去耦电容全堆在板的同一个角落，电源平面被信号过孔打得千疮百孔，最后只能加一层整板地皮救火。仿真不是给设计擦屁股的，它是给你省下一次打板钱和一块CPU的。

1.3 一个反直觉的结论：先做PI再做SI，效率更高

大多数人拿到DDR4的板子第一件事就是调眼图，我过去也这样。后来一个做电源的老前辈点了我一句："你信号眼图不好看，先去看看它的参考电源干不干净。"从那以后我的顺序基本固定：先跑PowerDC/PDN AC看IR drop和电源平面阻抗，再去做TDR和眼图。

原因并不复杂。DDR4的信号参考平面就是VDDQ或GND，如果VDDQ平面在该频段上的阻抗已经失控，那你看到的眼图塌陷根本分不清是串扰还是电源噪声。先把电源理干净，SI仿真里的变量少一个，后面定位问题会省很多时间。这不是教条，是我在一张板子上花了三周排查信号完整性问题，最后发现根因是VDDQ平面被切断后才换来的教训。

2. 从Allegro把设计送进Sigrity：模型、叠层、铜皮一个都不能少

2.1 准备IBIS模型：内存颗粒、控制器、ODT/终端电阻到底谁需要模型

实际项目里会遇到四类需要模型的器件：DDR4颗粒、内存控制器（或者CPU/SOC）、板上离散的终端电阻/ODT电阻、可能用到的缓冲器/寄存器（RCD，比如RDIMM方案）。其中颗粒和控制器必须用IBIS模型，直接从原厂官网下载对应型号，尽量不要拿别家型号顶上，哪怕你看着引脚兼容都别偷这个懒，模型差一点，仿真结论可能差一个等级。

IBIS文件有个容易踩的坑：不同版本定义差异很大，DDR4颗粒建议用IBIS 5.0以上的模型，才能完整包含I/V曲线和ODT终端描述。如果你模型版本太低，在Sigrity里会看到一堆"仿真器件未定义"或者"Model type not supported"的报错。这个报错在搜索榜上常年霸榜，多数原因是型号没对上或文件版本不匹配，不是软件装坏了。

这里分享一个小技巧：拿到IBIS文件先别急着用，用文本编辑器打开，确认[Pin]段里有没有列出全部电源和地引脚，确认有没有[Series Pin Mapping]描述ODT。有些简化版IBIS把ODT做成了外部电阻，你仿真时忘了挂这个电阻，写操作眼图会好看得离谱。记住一个判断标准：仿真结果好到不真实的时候，先怀疑模型，别急着庆祝。

如果工程里用的是Allegro，最好在导入Sigrity前用Cadence自带的ibischeck工具把每个IBIS文件跑一遍语法检查，把警告和错误逐条看一眼。文件里的语法合规不代表电特性正确，但至少能帮你过滤掉大部分低级问题。

2.2 叠层和铜皮优先级：为什么我先检查"禁止铺铜区"和铜皮连接

从Allegro导出给Sigrity之前，我会在板图上先确认三件事：铜皮是否fill了、铜皮的优先级对不对、参考平面有没有被掏空。

先说fill的问题。Allegro里动态铜皮如果把fill状态关掉，屏幕上看起来还是一块完整的平面，但实际数据里它只有一个轮廓。直接导出给Sigrity做提参，仿真器拿到手的是一堆没有面积的铜皮，PDN阻抗和参考平面结果完全失真。搜索词"allegro铜皮只有轮廓"指的就是这个状态。检查方法很简单：在Allegro里打开Display Status，看Shapes的Fill状态，或者执行Shape Fill命令重新填充，确认所有电源地铜皮都已经变成实体。

再说铜皮优先级。Allegro支持同网络多块Shape按优先级互相咬合，比如VDDQ要从第3层引到第1层的焊盘底下，如果你中间有一个高优先级的孤岛卡在那里，电流绕了远路，高频段阻抗就会突然抬升。所以导出前最好对关键电源层跑一遍"Shape DRC check"，确认没有孤岛，没有因为优先级别导致的意外断开。同样的逻辑适用于"禁止铺铜区"，别只为了美观挖一块，挖掉之后电流从哪儿回流，你要心里有数。很多DDR4的PDN仿真不过关，最终定位都是"看起来没问题的铺铜区断点"。

还有一个容易忽略的点：层叠参数。Sigrity里用的介质厚度和介电常数如果不准确，阻抗提取就全是错的。我一般会找板厂要实际的压合参数，而不是拿设计文件里的"标称值"硬算。FR4的实际介电常数随频率变化，在DDR4频段通常低于4.5，如果按4.2还是4.5算，50欧姆走线的宽度差好几mil，仿真结果也会系统性偏移。

2.3 电源树怎么填：从VRM到VDDQ、VPP、VTT的路径

Sigrity里做PI分析会要求设置电源树，很多新手只填VDDQ和VDD两条大路，VPP、VTT、VREF这些被漏掉，结果当然不对。DDR4的供电轨按功能分其实很清楚：

• VDD：核心供电，1.2V，颗粒内部逻辑用。
• VDDQ：IO供电，1.2V，DQ/DQS/地址命令输出级用。
• VPP：字线升压，2.5V，不能省，漏了它行地址激活的瞬态电流路径就缺失了。
• VTT：终端电压，约0.6V，fly-by拓扑的地址/控制线端接用。
• VREFCA/VREFDQ：基准电压，通常由VDDQ分压，但要注意噪声耦合。

我在PowerDC里会把每个电源轨单独建一条load，负载电流按DDR4颗粒数量和访问模式估算。四片DDR4颗粒做RDIMM和单片颗粒做嵌入式，电流差别非常大，不要用同一个数。如果板子上是LPDDR4或LPDDR4X，注意它们的电源轨策略跟标准DDR4完全不同，模型千万不能混用，否则仿真结果只能自欺欺人。

VRM建模这里也多说一句：低频段VRM可以看作理想电压源加上很小的输出阻抗，但中频段它会出现电感和环路带宽决定的阻抗峰。我的做法是先按芯片厂商推荐的VRM模型参数填，没有的话就用理想源加一个1mΩ串联电阻做保守估计，然后在中高频段主要依赖去耦电容和平面。PDN分析的目标不是把VRM建得无比精确，而是把每个频段的"主人"找对。

3. 搭建DDR4仿真平台：把频率、时序参数和"默认2666"搞清楚

3.1 为什么DDR4默认频率是2666MT/s，而不是2400或者3200

"为什么DDR4默认频率2666"这个热词能上搜索榜单，说明很多人被这个数字卡过。DDR4的标准速度档位从1600MT/s一路排到3200MT/s，JEDEC在里面定了一个"低风险基线"，就是DDR4-2666。为什么是这个数？一方面DRAM制程成熟后，在2666MT/s下用相对保守的时序就能稳定；另一方面主流内存控制器的训练算法默认就是在这一档做初始化，不开XMP/EXPO时，系统起来通常就是2133或2666。2666对应的是PC4-21300，计算方式很简单：2666MT/s乘以64bit数据位宽除以8，得到约21300MB/s。

这个数字在仿真里的意义在于：你做时序分析时，要么按客户要求的最高工作频率跑，要么按系统默认档位跑，两者结论差异非常大。如果你不假思索就按3200MT/s跑，UI是312.5ps，比2666的375ps少了60多ps，对整套时序裕量来说是致命差异。所以开工前必须和产品经理确认目标频率，别一上来就按最高档跑，跑出来一堆红灯，改了半天才发现项目最优档位是2666。

DDR4常见速率档位对应的UI参考如下：

3.2 仿真平台里的ODT配置、VREF校准和片内端接

跑DDR4总线仿真，ODT（片内端接）是绕不开的参数。DDR4没有板上并行终端，地址/控制线是fly-by拓扑加VTT端接，DQ/DQS是源端加ODT。写操作时，存储端的RTT_NOM和RTT_WR要按数据手册设对，常见的档位有34、40、48、60、80、120欧姆；读操作时控制器的ODT又是一套配置。仿真平台里ODT设错，眼图基本没有参考价值。

我在SystemSI里会把ODT参数设成和Firmware训练结果一致，而不是用工具默认值。如果软件里跑出来的配置和实际BIOS初始化代码对不上，仿真结果就失去意义了。另一个容易忽略的点是VREF校准，DDR4支持通过训练调整VREFDQ，仿真平台里要能体现这个校准窗口。不要把VREF当死值，否则眼图中心电压位置偏了，你会误判噪声裕量。

说一个具体场景。某次项目里，写操作眼图查看时一直"不过"，后来发现是系统里配置的RTT_WR是120欧姆，而我在仿真里用的系统默认RTT_WR是240欧姆。数据手册两种都允许，但和控制器驱动强度配合后，结果是两回事。把ODT改成跟Firmware一致后，眼图立刻打开了。这件事之后我学乖了：仿真平台里的每一个端接参数，都要跟软件团队的配置表逐一核对。

3.3 端口、激励和扫频范围：怎么验证平台对不对

搭建完仿真平台，先别急着跑全总线。我习惯先做一个冒烟测试：在PowerSI里随便挑一条已知阻值的走线提取阻抗，看结果和理论值是否一致。比如一根设计50欧姆的微带走线，提取出来如果变成58欧姆，先回去查叠层参数，而不是继续跑眼图。

端口设置上，DDR4仿真常用差分端口和单端端口混用。差分DQS/DQS#要用差分端口，DQ、CA、命令信号用单端端口。扫频范围我默认从10kHz扫到10GHz，覆盖DDR4-3200的五次谐波左右，低于10kHz交给DC分析，高于10GHz对PCB级仿真意义不大还拖慢速度。扫完S参数记得看结果有没有Passivity/Causality报错，如果有，多半是端口参考设置或者提取频率步长不对。带着病态数据往下走，后续所有结果都不可信。

4. 信号完整性仿真：TDR、读写时序和眼图到底怎么看

4.1 TDR仿真：先查阻抗不连续，别急着跑眼图

" Sigrity怎么仿真TDR"搜的人也很多。TDR的原理：给一条传输线注入一个上升沿非常陡的电压阶跃，然后看反射波形，沿着时间轴换算成距离和阻抗剖面。DDR4的TDR仿真我一般把源上升时间设在30ps到50ps，太慢的边沿会把短的stub抹平。Sigrity里可以用一个阶跃电压源配合50欧姆源阻抗，也可以用专门的TDR分析模板，跑完直接输出阻抗-距离曲线。

操作上大概是这样：在Sigrity里新开TDR仿真，选要看的网络（比如一条DQ线或DQS差分对），定义激励端口，设置上升沿时间、仿真时间窗，跑完后看曲线。我拿到TDR曲线的第一眼会看三件事：

• 基线阻抗是不是在目标值附近。DQ单端按40到50欧姆设计，DQS差分按80到100欧姆设计。
• 过孔换层处有没有明显的阻抗凹陷。如果过孔的antipad太大或stub太长，会在曲线上看到一个明显的"坑"。
• 颗粒封装焊盘那段有没有阻抗台阶。BGA出线区域没有做挖空优化时，这里经常出现一段低阻抗。

跑TDR的好处是问题能直接定位到物理位置，比对着眼图猜根因快得多。我之前有一块板，DQS差分阻抗仿真值一直在88欧姆左右，看起来没问题，但TDR显示在控制器BGA附近有一段70欧姆的凹陷，查了半天是fanout区域参考平面被切断了，回流被迫绕行。如果只看眼图，你会以为只是随机抖动偏大，根本定位不到这。

4.2 读操作与写操作的时序窗口差异：从Write Leveling说起

DDR4地址/命令/时钟采用fly-by拓扑，同一个时钟沿到达每颗颗粒的时间不一样，所以需要Write Leveling去补偿。这意味着仿真里要分别跑写操作和读操作，不能拿一套时序去套两个方向。

写操作的时序参考是DQS与CK的关系，读操作参考的是DQS与DQ的相位关系。工程上最常看到的问题是读操作眼图挺好、写操作margin却很差。原因通常是控制器输出级的ODT配置和颗粒端接收特性没匹配好，或者VREF设的位置不对。还有一个高频坑：DQ和DQS在同一层相邻走线时，串扰会压低写操作的DQS-DQ skew，实际板载读写测试直接fail。所以每次跑完仿真，我都会回到Allegro里核对一遍DQ/DQS等长公差的设置，以及它们是否被分到了不同层。

这里补充一个工程经验：做DDR4仿真不要把等长匹配和时序仿真当成两件事。长度匹配只保证延迟在一定范围内，但时序仿真能看到每个接收端的setup/hold窗口到底还剩多少。两者结合才能判断"等长公差取±10mil还是±20mil"这种决策。仿真不是用来事后验证的，是用来在Layout早期就把这些约束定下来的。

4.3 眼图、抖动和BER：用什么标准判合格

眼图在Sigrity里跑出来后，先看几个核心指标：眼高、眼宽、眼交叉点、随机抖动和确定性抖动，以及BER浴盆曲线。DDR4系统里，通常要求数据眼图在接收端满足芯片手册里的接收灵敏度要求，比如眼宽达到0.3UI以上、眼高达到VIHdiff最小值以上，并且留出至少20%的裕量。不要只盯着BER=1e-12的浴盆曲线看，先看确定性抖动占了多少。DDR4的确定性抖动主要来自码间干扰和串扰，如果这两项已经吃掉一大半眼睛，你把随机抖动压得再漂亮，板子温度一变化照样挂。

这里有一个要讲透的点：仿真的眼图是"统计出来的"还是"瞬态波形叠出来的"？SystemSI里两种模式都有。快速评估用瞬态叠加模式，出图快，但看不到低频抖动；正式出报告用统计模式，能直接给BER和抖动预算。做DDR4这种高速并行总线，至少留一次统计模式的结果，否则评审时被问"抖动组分是什么"，你会很难回答。

5. 电源完整性仿真：PDN阻抗、去耦电容和VRM建模的取舍

5.1 目标阻抗怎么定：一个简单的算例

PDN分析的核心是目标阻抗，我用的还是那个经典公式：Z_target = VDDQ × ripple% / ΔI。

DDR4的VDDQ是1.2V，按3%纹波算就是36mV。瞬态电流ΔI在DDR4的IO翻转强度下，我通常按1.5A到2A估算，多颗粒会更大。取1.5A算出来Z_target=24毫欧；取2A就是18毫欧。所以很多DDR4参考设计里PDN目标阻抗给到15到25毫欧，就是这么来的，不是拍脑袋拍出来的。

这个目标阻抗覆盖的频率范围从DC一直到数百MHz，我按经验保守取到1.5GHz。DDR4-2666的基频在1.333GHz，再往上由芯片封装和die主导，板级使劲意义不大。频段确定后，在Sigrity里跑PDN AC分析，把VDDQ的Z曲线拉出来，看有没有超过目标阻抗线的尖峰，尖峰在哪个频段，再去对应去耦电容网络。目标阻抗是频域的平均指标，实际还要看瞬态电流的dI/dt分量，但作为工程快速评估，这个公式已经足够好用。

5.2 去耦电容网络：为什么仿真结果和实测老是差一截

很多人仿真里把去耦电容当成理想电容，这是仿真和实测对不上的最大原因。实际电容有ESR和ESL，在DDR4这种高密度BGA封装下，电容焊盘到过孔、过孔到电源平面的寄生电感往往比电容本身ESL还要命。同样是0.1uF的0402电容，安放位置和打孔方式不同，自谐振频率可以差几百MHz。

我处理去耦电容的方式是：先按厂商提供的SPICE模型建一个电容库，至少包含不同容值、尺寸、封装，然后在OptimizePI里做一次自动优化，它会根据PDN频段目标帮你筛选电容组合。OptimizePI给出的结果不是唯一答案，但至少告诉你哪些频段缺电容。这个环节最容易发现"为什么仿真和实测差一截"的真相：要么是仿真用了理想电容，要么是电容放在了一个回流路径差到离谱的位置，要么是板上的去耦电容根本没接到对应的电源平面。

实际叠放时，大容量电容离电源入口近，高频电容离BGA引脚近，这个顺序不能反。高频电容放远了，它想滤的那段噪声根本到不了它面前。

5.3 "瞬态仿真不收敛"这类问题的常见解法

热词榜上"cadence瞬态仿真不收敛"出现好多次，我在Sigrity里也遇过。瞬态仿真不收敛的直接表现是仿真器报错或者结果出现非物理振荡，常见原因有三类：一是步长设置太大，抓不到高速边沿；二是激励源变化太陡，初始时刻跳变过大；三是模型里有数值病态，比如IBIS的I/V曲线在某个区间斜率异常。

我排查的顺序很固定：先把最大时间步长设成信号周期的1/20到1/30，看还崩不崩；再把激励源加一个小的初始延迟和上升时间，避免0时刻的阶跃；还不行就换回更保守的IBIS模型版本，然后把对应网络的寄生提取精度降低一档，筛出到底是哪个模型在捣乱。这套方法基本能解决九成的不收敛问题。

6. 避坑清单：DDR4项目里我踩过的10个雷

6.1 模型和叠层相关的五个坑

第一个坑是动态铜皮没fill就导出，Sigrity拿到的电源平面是空的。这个问题我前面强调过，但它实在太常见，必须再放一遍。导出前在Allegro里确认所有铺铜已经是填充状态，别省这一分钟。

第二个坑是IBIS模型版本过低或引脚缺失，导致"仿真器件未定义"。解决办法是下载官方最新版IBIS，导入前用文本编辑器或ibischeck确认引脚和ODT定义。我见过最大的坑是有人拿了一个DDR3的IBIS文件硬当DDR4用，因为引脚数量接近，居然没报错，但仿真结果偏差大到没法看。

第三个坑是叠层厚度用"设计标称值"，没查板厂实际压合参数。同样的50欧姆走线，介质层厚度从4mil变4.5mil，阻抗就偏了。板厂给的阻抗报告一定要拿到手，并据此校正Sigrity里的层叠。

第四个坑是电源树漏掉VPP和VTT。漏了VPP，行激活瞬态没地方走，PDN结果虚高；漏了VTT，fly-by终端电流路径缺失，噪声掺进来。填电源树时，把DDR4颗粒数据手册里的所有电源引脚过一遍逐项建轨。

第五个坑是铜皮优先级设错，导致关键电源平面被孤岛切断。在Allegro里画多块同网络Shape时，优先级决定了铜皮咬合关系。设反了电流就绕远路，高频阻抗飙升。检查方式就是对关键电源层做一次Shape DRC，把孤岛和断点全揪出来。

6.2 仿真设置和结果解读的五个坑

第六个坑是TDR阶跃上升沿设得太慢。上升沿100ps和30ps看到的stub差别很大，设置太慢会掩盖短stub，结果就是"仿真说没问题，实测一堆反射"。TDR的上升时间要够快，但也不要快过模型能支持的极限，否则会看到一堆非物理振荡。

第七个坑是端口加错了位置或数量。S参数无源网络对端口很敏感，端口少了一个，回流路径就变了，串扰结果直接失真。提取差分对时，端口要加在信号源端和接收端，并且参考地要选对，不然共模噪声会混进差模结果。

第八个坑是用理想片内端接跑眼图。DDR4的ODT是决定性的参数，你把RTT设成理想值，仿真必然过，板子必然挂。每个ODT档位都按实际可配置的离散值来设，不要用"理想端接电阻代替"。

第九个坑是只看眼图不看TDR和PDN。眼图是结果不是原因。我见过有人调了半天端接，最后发现是电源平面被切断，白白浪费一周。现在我的固定动作是眼图、TDR、PDN阻抗三者联动看，任何一个异常都先回到对应物理位置找原因。

第十个坑是DDR4和LPDDR4模型混用。这两种芯片电气特性差异很大，VDDQ电压、ODT档位、驱动强度都不一样，混用后仿真结果只能自欺欺人。项目里只要有一片LPDDR4，整个电源树和SI平台都要按LPDDR4重新搭。

工具链上再补两个小坑。装Cadence时如果报错信息里带Microsoft.VC80.MFC，一般是缺VC++ 2005运行库，补上就好，不用重装系统。如果新版Cadence装不上，多半是旧版License Manager没卸干净，服务和注册表残留清掉再装。另外如果你需要把Allegro设计转给用PADS的同事，Allegro转PADS文件之后必须重新检查铺铜和网络命名，转换过程中铜皮的咬合关系和网络属性最容易丢，带着这种转换文件去跑仿真，结果不可信。

6.3 如果只能记住三条：最便宜的"回本"经验

如果这篇文章你只想记三件事，我建议是这三条。

第一，无论SI还是PI，先把叠层、模型、铜皮这些"地基"数据核实一遍，仿真结果才值得信。地基错了，楼再高也是危楼。

第二，跑完仿真之后，回到Allegro里交叉核对一遍关键走线和铜皮，很多"仿真异常"其实是设计数据本身有问题。仿真器不会骗你，但你的输入可能会骗你。

第三，仿真报告最后要落到"DDR4读写测试"上。上板跑memtest或压力测试，把仿真结论和实测对上，你的SI/PI分析才算真正闭环。仿真做得再漂亮，和实测对不上，那就只是一堆漂亮的图而已。

我个人的体会是，DDR4的SI/PI分析说难不难，说简单也不简单，它考验的不是你会不会点软件按钮，而是能不能在每个步骤都保持"怀疑数据"的习惯。Cadence Allegro到Sigrity这条链路，工具本身已经非常成熟，真正决定项目成败的，是画板时你给电源平面留了多少空间、选模型时你较了多少真、看仿真结果时你敢不敢问一句"这个结果合理吗"。希望这份从Layout到仿真的流程和避坑清单，能帮你少踩几个我踩过的坑。