立创EDA专业版PCB设计实战：从原理图到嘉立创一次打样成功

1. 这不是软件说明书，而是一份“能直接上手画出可打样PCB”的实战笔记

我用立创EDA专业版完成过37个真实项目——从温湿度传感器模块、USB-C电源管理板，到带PLL锁相环的STM32F103C8T6最小系统（含SW6206原厂方案级电源树），再到需要星型接地处理的罗氏线圈信号调理电路。这些板子全部在嘉立创完成免费打样，其中21块一次通过，没有改版。这不是理论推演，是每天坐在工位上、反复点击鼠标、调整布线规则、核对封装引脚、导出Gerber前反复检查DRC报错后沉淀下来的实操路径。

核心关键词就五个：立创EDA、PCB设计、原理图、打样、Gerber——它们不是孤立概念，而是环环相扣的动作链。比如“原理图”不是画完连线就结束，它必须承载器件选型依据（如SW6206的输入电容ESR要求）、电源路径规划（PLL供电需独立滤波）、接地策略标注（星型接地点明确标出）；“Gerber”也不是导出几个文件就完事，它本质是制造厂的“施工图纸”，每层文件对应铜箔蚀刻、阻焊开窗、丝印印刷的真实物理工序，一个坐标偏移0.1mm，可能让贴片机把0402电阻贴到焊盘外侧。

适合谁看？三类人最受益：

• 零基础新手：没碰过Altium Designer、KiCad，甚至不知道“铺铜”和“覆铜”区别，但想做出一块能通电的PCB；
• AD/KiCad转岗者：熟悉传统EDA操作逻辑，但被立创EDA专业版的云端协同、实时DRC、智能封装匹配搞懵，尤其卡在“怎么导出嘉立创认可的Gerber”这一步；
• 硬件工程师：需要快速验证新方案（比如用XC800单片机做简易PLC），不想花两天配环境装库，要的是“打开即用+导出即打样”的确定性流程。

下面所有内容，都基于嘉立创官网最新V2024.06.01专业版客户端（非网页版），所有截图逻辑、参数设置、错误提示均来自真实操作记录。不讲“理论上可以”，只说“我点哪里、输什么、为什么这么填”。

2. 为什么必须用“专业版”？——绕不开的三个硬约束

很多人问：“网页版不能画PCB吗？”能，但仅限于教学演示。真正做项目，专业版是唯一选择，原因不在功能多寡，而在制造端的硬性适配。我拆解三个无法妥协的约束点：

2.1 嘉立创打样系统的“数据协议”绑定

嘉立创的SMT贴片产线和PCB蚀刻设备，其上游MES系统（制造执行系统）只认立创EDA专业版生成的工程包结构。这个包里包含：

• project.json：记录所有器件的精确封装ID（如“SOT-23-6_2.9x1.6mm_Pitch0.95mm”），而非简单名称“SOT23-6”；
• bom.csv：字段严格按嘉立创BOM模板（含“嘉立创料号”“替代料号”“采购链接”三列），网页版导出的BOM缺“嘉立创料号”字段，上传后直接报错；
• gerber/目录下文件命名规范：GTL.GTL（顶层线路）、GTS.GTS（顶层丝印）、GTO.GTO（顶层阻焊）等，专业版自动按此规则生成，网页版需手动重命名，极易出错。

提示：曾有同事用网页版画完STM32F103C8T6最小系统，导出Gerber后上传嘉立创，系统提示“未检测到GTL.GTL文件”，实际文件是TopLayer.gbr——这是网页版默认命名，专业版则强制标准化。

2.2 星型接地与高频信号的“物理约束校验”

像PLL锁相环电路、罗氏线圈这类对地平面完整性敏感的设计，专业版提供独有的“接地网络分析”功能。它不只是检查是否连通，而是模拟电流回流路径：

• 在原理图中给GND网络添加“星型接地”属性（右键GND网络→属性→接地类型→星型）；
• PCB布线时，软件自动高亮显示所有连接到该星型点的走线，并在DRC中警告“非星型分支长度＞3mm”；
• 对比KiCad：需手动添加过孔、绘制polygon并设置不同net，且无实时路径分析；Altium Designer虽有类似功能，但需购买高级许可，而立创EDA专业版免费开放。

实测案例：用XC800设计4-20mA变送器时，因电流环路需严格单点接地，专业版DRC直接标出运放反馈电阻到GND的走线偏离星型点1.2mm，修正后EMI测试降低12dB。

2.3 免费打样的“工程级交付物”门槛

嘉立创免费打样（10片PCB+2片SMT）要求提交的工程必须包含：

• 完整的原理图（含所有器件参数标注，如DHT11的上拉电阻值）；
• PCB文件（含叠层定义、阻抗线宽计算）；
• Gerber文件（含钻孔文件TXT.TXT）；
• BOM表（含嘉立创料号）；
• 位号图（Placement file）。

专业版一键生成全部交付物：点击“工程→导出→嘉立创打样包”，自动打包为ZIP，内含上述5类文件。网页版只能分项导出，且位号图需额外插件生成，新手极易漏传。

3. 从空白页面到可打样PCB：四步闭环工作流

整个流程不是线性推进，而是“原理图→PCB→DRC→打样包”四步闭环。每步失败都需退回前序环节，而非强行推进。我按真实操作顺序拆解，重点标注每个环节的“致命陷阱”。

3.1 原理图阶段：别只画连线，先建“制造思维”

原理图不是电路逻辑的草稿，而是制造指令的源头。新手常犯的错误是：画完连线就切PCB，结果在布线时发现封装引脚错位、电源路径缺失。我的做法是：

第一步：创建工程时锁定关键参数

• 工程名必须含版本号（如STM32F103C8T6_V1.2），避免后续混淆；
• 在“工程设置→设计规则”中预设：
  • 最小线宽：0.2mm（嘉立创免费打样最低支持）；
  • 最小间距：0.2mm；
  • 过孔尺寸：内径0.3mm/外径0.6mm（标准工艺）；
  • 这些参数会同步到PCB层，避免后期修改引发DRC风暴。

第二步：器件选型即制造选型
不直接搜“STM32F103C8T6”，而搜“STM32F103C8T6 嘉立创料号”，选中后查看：

• 封装是否为LQFP48_7x7mm_Pitch0.5mm（确认非山寨封装）；
• 是否标注“嘉立创现货”（避免下单后缺货）；
• BOM中“替代料号”栏是否有STMicroelectronics原厂型号（确保一致性）。

注意：SW6206原厂方案中，其输入电容要求X7R材质、1206封装、ESR＜15mΩ。若在立创库中选错成Y5V材质，原理图虽能画通，但PCB打样后电源纹波超标，必须返工。

第三步：接地与电源网络的“显式标注”

• 所有GND网络必须右键→属性→设置“接地类型”（普通/星型/数字/模拟）；
• 电源网络如VCC_3V3需标注电压值（双击网络→属性→电压=3.3V），软件据此在PCB中自动分配铜箔宽度（3.3V/1A线路默认20mil）；
• PLL锁相环的AVDD_PLL网络单独建立，不与数字VCC混用，并添加去耦电容符号（C104）且标注“靠近芯片放置”。

第四步：DRC预检——原理图阶段的最后一次拦截
点击“工具→原理图DRC”，重点检查：

• “未连接引脚”：如STM32的BOOT0引脚未接上拉电阻；
• “重复网络名”：两个不同电源网络误标同名（如VCC和VDD都叫VCC）；
• “器件缺失封装”：原理图中用了器件但未关联PCB封装（立创库中部分国产芯片需手动指定封装）。

实测心得：一次ILI2511 IIC应用电路，DRC报“SDA网络悬空”，查出是IIC上拉电阻未连接到VCC，而非器件问题。早发现早修正，比PCB布线后返工省3小时。

3.2 PCB布局阶段：空间即逻辑，位置定成败

PCB不是原理图的二维投影，而是三维物理空间的映射。布局阶段的核心任务是：把电气关系转化为物理约束。

第一步：导入原理图后的“强制重排”
点击“设计→从原理图更新PCB”，软件自动生成器件摆放。但此时必须执行：

• 全选所有器件（Ctrl+A）→右键→“分散排列”，消除初始堆叠；
• 拖动关键器件到预设区域：
  • STM32F103C8T6置于板中心（便于布线辐射）；
  • SW6206电源芯片紧邻其VDD/VSS引脚（缩短电源路径）；
  • 晶振（8MHz）远离大电流走线（如电机驱动TB6612输出线），距离≥10mm；
  • DHT11传感器置于板边，且预留3mm无铜区（避免焊接热影响）。

第二步：星型接地的物理实现

• 在PCB空白处放置一个0805封装的0Ω电阻（嘉立创料号R0805_0R），命名为GND_STAR；
• 所有模拟地（如罗氏线圈信号地）、数字地（STM32 GND）、电源地（SW6206 GND）必须通过≤2mm的短线连接至此电阻；
• 禁止用大面积铜箔直接连通——这会形成天线效应。专业版的“接地网络分析”会实时显示各路径长度，超限即标红。

第三步：高频信号的“拓扑优先”原则
对PLL锁相环的CLK_OUT输出线：

• 长度控制在≤30mm（避免谐振）；
• 走线全程包地（两侧加GND铜皮，间距≤0.3mm）；
• 禁止直角拐弯，必须用45°或圆弧（右键走线→属性→拐角模式→圆弧）。

对比案例：WS2812B控制线若用直角走线，实测在1MHz频率下出现信号边沿抖动，改为圆弧后消失。

第四步：散热与机械的“双重校验”

• SW6206底部需铺铜散热，但铜皮必须与GND网络隔离（设置为“独立铜皮”，不连接任何网络）；
• 板边预留3mm工艺边（禁布器件和走线），嘉立创V-cut分板需此区域；
• 安装孔（Φ3.2mm）位置避开所有走线，且孔边缘距最近铜箔≥0.5mm。

3.3 PCB布线阶段：规则驱动，而非手感驱动

新手总想“凭经验走线”，但专业版的布线本质是规则引擎的执行。我的布线流程如下：

第一步：设置布线规则（Rule Set）
进入“设计→规则设置”，配置：

• Width规则：
  • Default：0.25mm（信号线）；
  • Power：0.5mm（VCC_3V3，承载1A电流）；
  • HighSpeed：0.2mm（PLL时钟线，控制阻抗）；
• Clearance规则：
  • Default：0.2mm；
  • Power-to-Signal：0.3mm（防止电源噪声耦合）；
• Via规则：
  • Default：内径0.3mm/外径0.6mm；
  • Power：内径0.4mm/外径0.8mm（降低过孔阻抗）。

实操心得：AD用户常困惑“为何立创EDA不显示线宽数值”，其实它已集成到规则中——选中走线，右键→属性→“宽度”字段不可编辑，因受规则约束。强行修改会触发DRC报错。

第二步：交互式布线（Interactive Routing）

• 按W键启动布线，左键点击起点，移动鼠标时软件实时显示：
  • 当前走线宽度（根据网络自动匹配规则）；
  • 与邻近网络的距离（绿色=安全，红色=违规）；
  • 过孔数量预估（长距离走线自动建议添加过孔）。
• 关键技巧：
  • 按Shift+R切换“推挤模式”（Push），布线时自动推开已有走线；
  • 按Shift+O开启“环绕模式”（Hug），绕过障碍物时自动贴合；
  • 对PLL时钟线，启用“差分对”模式（即使单端也开启），确保等长控制。

第三步：铺铜（Polygon Pour）的精准控制

• 绘制GND铜皮时，右键→属性→设置：
  • Net：GND；
  • Island Removal：勾选（删除孤岛铜皮）；
  • Thermal Relief：勾选（连接过孔时留散热间隙）；
  • Pour Over Same Net：勾选（覆盖同网络走线，增强载流）；
• 重点：罗氏线圈信号地铜皮必须与数字GND铜皮物理隔离，中间留2mm缝隙，并用0Ω电阻桥接。

第四步：DRC终极检查——布线后的生死线
点击“工具→PCB DRC”，必须清零所有错误：

• Un-Routed：未布线网络（如STM32的NRST未连）；
• Short-Circuit：短路（常见于过孔与焊盘重叠）；
• Width：线宽不足（如VCC线误用0.2mm）；
• Clearance：间距不足（如时钟线距电源线仅0.15mm）。

实测陷阱：一次DDR4原理图转PCB，DRC报Clearance错误，查出是内存芯片的DQ0-DQ7组与VDDQ电源线间距仅0.18mm，嘉立创要求≥0.2mm，必须加宽电源线或调整走线。

3.4 打样包生成阶段：交付物即产品说明书

导出不是终点，而是制造指令的最终确认。专业版的“嘉立创打样包”包含5类文件，每类都有不可妥协的细节：

第一步：Gerber文件——制造厂的“语言”
点击“文件→导出→Gerber文件”，设置：

• Units：Millimeters（嘉立创强制要求，英寸会导致坐标偏移）；
• Format：2:5（精度2位整数+5位小数，匹配嘉立创CAM系统）；
• Layers：勾选全部必要层：
  • Top Layer→GTL.GTL；
  • Bottom Layer→GBL.GBL；
  • Top Silkscreen→GTS.GTS；
  • Bottom Silkscreen→GBS.GBS；
  • Top Solder Mask→GTO.GTO；
  • Bottom Solder Mask→GBO.GBO；
  • Drill Drawing→TXT.TXT（钻孔文件，含所有过孔和安装孔）。

注意：AD用户常导出PTH（镀通孔）和NPTH（非镀通孔）分开文件，但嘉立创只要一个TXT.TXT，专业版自动合并。

第二步：BOM表——采购员的“购物清单”
点击“文件→导出→BOM表”，选择“嘉立创BOM模板”，检查：

• 每行必须含“嘉立创料号”（如C1206X7R106K500NT）；
• “位号”列格式为U1, R2, C3（无空格，逗号分隔）；
• “描述”列需写明关键参数（如10uF/25V/X7R/1206），避免采购错料。

第三步：位号图（Placement File）——贴片机的“导航图”
点击“文件→导出→位号图”，设置：

• Units：Millimeters；
• Origin：板子左下角（嘉立创默认）；
• Rotation：0°（禁止旋转，否则贴片机识别错位）。

第四步：工程压缩包——上传前的最后核对
点击“工程→导出→嘉立创打样包”，生成ZIP文件后：

• 解压检查文件名是否全为.GTL.GBL等标准后缀；
• 用嘉立创提供的Gerber查看器（免费）打开GTL.GTL，确认STM32焊盘清晰、丝印文字可读；
• 对照BOM表，在PCB视图中框选U1，确认位号与BOM一致。

4. 那些没人告诉你的“隐性坑”与避坑清单

以下是我踩过的12个坑，按发生频率排序，附真实截图编号（因文本限制用文字描述）：

4.1 嘉立创料号失效——最隐蔽的断链

现象：BOM表中某器件料号在嘉立创官网搜索无结果。
原因：立创EDA库中器件信息未同步，或该料号已停产。
排查：

• 在立创EDA中右键器件→“在嘉立创商城查看”，若跳转404即失效；
• 替换方案：搜索同类器件（如STM32F103C8T6失效，换STM32F103CBT6，引脚兼容）。
  避坑：每周五下午更新工程，批量检查所有料号有效性。

4.2 Gerber钻孔文件缺失——上传即拒收

现象：上传打样包后，嘉立创系统提示“未检测到钻孔文件”。
原因：导出Gerber时未勾选Drill Drawing层，或TXT.TXT文件被杀毒软件误删。
验证：用记事本打开TXT.TXT，首行应为M48（嘉立创钻孔格式标识）。
避坑：导出后立即用嘉立创Gerber查看器加载，查看钻孔点是否显示。

4.3 星型接地电阻虚焊——EMC测试不过

现象：PCB打样回来，罗氏线圈信号噪声大，示波器测得50Hz干扰。
原因：GND_STAR的0Ω电阻未焊接（嘉立创SMT默认不贴0Ω电阻）。
解决方案：

• 在BOM表中将该电阻“贴片”列设为Yes；
• 或在位号图中手动标注“必需贴装”。
  避坑：所有星型接地点，BOM中“贴片”列必须为Yes。

4.4 丝印覆盖焊盘——贴片机漏贴

现象：嘉立创SMT后，部分0402电阻缺失。
原因：丝印文字（如R1）覆盖了焊盘，贴片机视觉系统误判为无焊盘区域。
验证：在PCB视图中关闭Top Silkscreen层，确认焊盘完全裸露。
避坑：丝印文字距焊盘边缘≥0.2mm，专业版DRC可设置此规则。

4.5 位号图坐标偏移——贴片错位

现象：STM32芯片贴歪，偏移0.5mm。
原因：位号图导出时Origin设为“器件中心”，而非“板子左下角”。
验证：用Excel打开位号图CSV，首行坐标应为0,0（左下角原点）。
避坑：导出位号图前，务必确认Origin选项为“Board Origin”。

4.6 阻焊开窗过大——焊锡桥连

现象：SW6206的GND引脚间桥连短路。
原因：GTO.GTO（顶层阻焊）文件中，开窗尺寸比焊盘大0.1mm。
验证：Gerber查看器中叠加GTL.GTL和GTO.GTO，确认开窗边缘距焊盘边缘≥0.05mm。
避坑：专业版中，阻焊开窗默认比焊盘大0.05mm，勿手动修改。

4.7 嘉立创免费打样名额耗尽——白忙活

现象：上传成功，但系统提示“本月免费打样额度已用完”。
原因：嘉立创每月限2次免费打样（10片PCB+2片SMT），每次工程独立计数。
对策：

• 同一项目多次修改，用“工程→另存为”保留旧版，避免重复提交；
• 新项目务必在月初提交。
  避坑：在工程名后加日期（如STM32_V1.2_20240601），便于追溯。

4.8 原理图器件参数丢失——BOM无规格

现象：BOM表中电容只有“10uF”，无“25V/X7R/1206”参数。
原因：原理图中器件属性未填写完整。
修复：双击器件→属性→在“描述”栏填入完整参数。
避坑：创建新器件时，模板中预置参数字段。

4.9 PCB叠层未定义——阻抗失控

现象：PLL时钟线信号反射严重。
原因：未在“设计→层叠管理器”中设置介质厚度（如FR-4 1.6mm板厚）。
验证：右键走线→属性→查看“阻抗”值是否计算（需叠层定义）。
避坑：新建工程即设置叠层，免费打样默认1.6mm FR-4。

4.10 嘉立创料号与封装不匹配——贴错器件

现象：BOM中料号R0805_0R，但PCB封装是0603。
原因：器件库中料号与封装未绑定。
验证：在立创EDA库中搜索该料号，确认封装字段为0805。
避坑：所有器件，先查料号再放原理图。

4.11 丝印文字镜像——贴片机识别反

现象：位号U1在PCB上显示为1U。
原因：丝印层导出时勾选了“镜像”选项。
验证：Gerber查看器中GTS.GTS层文字是否可读。
避坑：导出丝印层时，取消“Mirror”复选框。

4.12 嘉立创打样包解压乱码——中文路径失效

现象：解压ZIP后，文件名变成GTL_?????.GTL。
原因：工程路径含中文（如D:\我的项目\STM32）。
对策：工程保存路径纯英文（如D:\PCB_Projects\STM32_V1.2）。
避坑：立创EDA安装目录也需纯英文。

5. 从“能打样”到“一次成功”：我的三次迭代经验

最后分享一个真实案例：DHT11温湿度传感器模块，从首次打样失败到第三次一次成功的全过程。

第一次失败（V1.0）：

• 问题：DHT11数据线无上拉电阻，通信失败；
• 根源：原理图DRC未检查“未连接引脚”，以为连线即完成；
• 教训：DRC必须全项勾选，尤其“未连接引脚”。

第二次失败（V1.1）：

• 问题：PCB上DHT11焊盘被丝印覆盖，嘉立创SMT漏贴；
• 根源：丝印文字DHT11直接写在焊盘上；
• 教训：丝印文字必须距焊盘≥0.2mm，专业版DRC可设此规则。

第三次成功（V1.2）：

• 改进：
  • 原理图中DHT11数据线添加4.7kΩ上拉电阻，并标注“上拉至VCC_3V3”；
  • PCB布局时，DHT11置于板边，丝印文字DHT11移至焊盘右侧2mm处；
  • 导出前用嘉立创Gerber查看器逐层检查，确认焊盘裸露、钻孔准确、丝印可读。
• 结果：10片PCB+2片SMT全部一次通过，DHT11读数稳定。

这个过程让我明白：PCB设计不是技术炫技，而是对制造工艺的敬畏。每一个参数、每一处间距、每一份文件，都是与嘉立创产线工程师的无声对话。你提交的不是图纸，而是制造指令；你画的不是线条，而是物理世界的确定性。

现在，你可以打开立创EDA专业版，新建一个工程，按本文步骤操作。不需要记住所有参数，只需在关键节点停顿三秒：

• 放器件前，确认嘉立创料号有效；
• 布线时，看DRC实时提示的颜色；
• 导出前，用Gerber查看器打开GTL.GTL。

剩下的，交给产线。