ESP32-C5硬件设计指南：从原理图到PCB Layout的完整避坑实践

老规矩先说结论：如果你手里已经拿到ESP32-C5样片，或者正准备用这颗芯片做产品选型，那么这篇指南值得你从头看到尾。ESP32-C5是乐鑫面向物联网中高端市场推出的双频Wi-Fi 6 MCU，相比之前大家熟悉的ESP32-C3、C6，它最大的差异点在于首次把5GHz频段带进了ESP32-C系列，同时保留RISC-V架构和低功耗特性。这意味着硬件设计上，原理图部分要考虑更强的电源预算和更复杂的射频前端，PCB Layout阶段更要认真对待天线净空区、50Ω阻抗、地平面完整性这些东西。

我会按照一套完整的落地顺序来写：先讲选型和整体设计思路，再拆原理图里的关键电路，然后是PCB Layout的实操细节，最后是生产调试和返修避坑。内容尽量贴近真实项目推进的状态，包括画图前的准备、打样回来的测试、遇到问题的排查过程。准备用这颗料做硬件设计的朋友、想从Wi-Fi 4方案切到Wi-Fi 6方案的老工程师、以及正在做毕业设计想拿C5做原型的同学，都可以从里面找到能直接抄作业的部分。

1. 选型判断：为什么这时候做ESP32-C5硬件设计

1.1 C5在ESP32家族里处在什么位置

先看一张对比表，这是很多人在立项阶段最纠结的问题：C5、C6、C3到底怎么选。

从这张表能明显看出，C5并不是C6的简单升级，而是把产品定义从“低功耗节点”拉到了“需要承载更多数据吞吐的场景”。5GHz频段带来的最直接好处是抗干扰能力大幅提升，尤其在城市公寓、办公楼这种2.4GHz信道拥挤到爆的环境里，5GHz频段能提供更稳定的连接体验。另外双核240MHz的算力也摆在那里，跑一些本地推理、语音识别、图传协议栈的时候会从容很多。

我做选型时最关心的不是芯片能做什么，而是“我要做的产品是不是真的需要这些东西”。如果你的项目就是一个温湿度传感器，用C5属于杀鸡用牛刀，成本、PCB面积、功耗都会吃亏；但如果你的产品是智能家居网关、带摄像头的视觉门锁、或者需要同时处理Thread/Zigbee和双频Wi-Fi的物联网中枢，C5就是目前ESP32系列里最合适的候选。

1.2 模组起步还是裸片起步，怎么选

很多人在立项时会问一个问题：到底直接用官方模组，还是自己画裸片方案？我的建议很直接：第一次用C5做硬件，优先用模组；如果产品量级到了需要压低物料成本的时候，再考虑切裸片。

用模组的理由很实在。射频前端的天线匹配、晶振布局、电源滤波这些最容易翻车的部分，模组厂已经替你验证过了，你只需要保证模组周围的环境干净，就能拿到一个相对稳定的射频性能。打样阶段用模组，可以把项目风险集中在“你的底板逻辑是否正确”这一个变量上，而不是让“天线匹配对不对”和“你的代码能不能跑起来”叠加在一起，出了问题根本分不清是谁的锅。

但裸片方案在成本和大规模量产上优势更大，尤其当你的产品有自己的外壳天线、需要走FPC天线或者外置IPEX天线时，裸片设计会更灵活。如果决定用裸片，就要做好心理准备：原理图上RFIO引脚的π型匹配网络要预留，PCB上天线净空区必须严格遵守，打样回来第一件事就是测传导杂散和灵敏度，这些都是模组方案不太需要操心的事。

1.3 拿到芯片后第一周该做哪三件事

先别急着画原理图。我见过太多人拿到新芯片，打开EDA工具就开始放符号，画到一半发现封装管脚不对，或者电源引脚接错，白白浪费几天时间。第一周我建议按这个节奏来：

第一，把乐鑫官方的三份文档下载下来通读一遍：Datasheet、Technical Reference Manual、Hardware Design Guidelines。重点看“Pin Definition”“Power Supply”“Strapping Pins”和“RF Layout”这几章。很多人觉得英文文档太长不想看，但实际上乐鑫的硬件设计指南已经写得很直白，连天线净空区尺寸、去耦电容摆放位置都给了推荐值，照着做基本不会跑偏。

第二，去官网资源中心把C5的参考原理图和参考PCB Layout文件下载下来。这些文件是乐鑫工程师自己画的，无论你用AD、Allegro还是嘉立创EDA，都可以直接导入查看。我习惯把参考设计放在一个单独的工程里，画自己的板子时，电源、晶振、射频这部分直接对照着抄，只改自己新增的外设电路，效率非常高。

第三，建好元件库并做一次管脚映射核对。C5是QFN封装，引脚不算少，而且很多引脚是复用功能的，同一个物理引脚既可以是GPIO，也可以是ADC、JTAG或其它外设接口。建库的时候，一定要把原理图符号的管脚编号和官方封装图上的管脚编号逐一核对，这个环节错了，打样回来所有信号都是乱的，排查成本极高。我自己就吃过亏，曾经因为一个电源引脚在符号库里标反，整板通电后芯片直接不工作，最后拿万用表一个一个量才找到问题。

2. 原理图设计：把每个管脚都安排明白

2.1 电源树与去耦，C5比C6多吃多少电流

C5因为是双核240MHz，还带双频Wi-Fi射频，峰值电流比C6高不少。我实测下来，Wi-Fi TX发射瞬间电流可以拉到350mA以上，5GHz频段开启时功耗还会再高一些。所以电源设计不能按平均功耗来，必须按“最恶劣瞬态工况”来设计。

我的建议是主电源先用一级DC-DC把输入电压降到3.3V，再用LDO做二级稳压给数字核心供电。如果产品是锂电池供电，3.3V这一路用高效率同步Buck，比如MP2315、TPS563200这类；如果输入本身就是稳定的5V适配器，用一颗低压差LDO，比如ME6211或RT9013，反而更省事、纹波也更小。数字核心部分的电源纹波尽量控制在30mV以内，这直接关系到Wi-Fi射频的相位噪声和接收灵敏度。

去耦电容的布置原则很简单：每个电源引脚旁边放一个100nF小电容，尽量靠近引脚放置；电源入口处再放一个大容量电容，通常4.7uF到10uF陶瓷电容起步，用来吸收瞬态电流。这里有个容易忽略的细节：DC-DC输出端的输出电容不要只图大容量，要关注电容的ESR和自谐振频率，10uF的陶瓷电容在开关频率比较高的Buck后面未必比两个10uF并联效果更好，具体要看规格书里的阻抗曲线。

我习惯在电源树里加一个测试点：在3.3V主电源上预留一个0欧电阻位，调试时可以断开这个电阻，用万用表串进去量整板电流。这个操作在排查上电短路和休眠功耗异常时特别有用，成本几乎为零，强烈建议保留。

2.2 时钟、复位与启动配置

C5的时钟系统还是沿用ESP32系列的经典方案：一颗40MHz主晶振，可选配一颗32.768kHz的RTC晶振用于低功耗模式。主晶振的负载电容值不是随便选的，需要根据晶振规格书里的CL值和PCB上的寄生电容来算。

计算公式是：CL = (C1 × C2) / (C1 + C2) + Cstray。其中Cstray是走线和引脚带来的寄生电容，经验值在2pF到5pF之间。如果晶振要求的CL是12pF，假设Cstray是3pF，那么C1和C2各取18pF正好满足。但要注意，这个公式只是理论值，实际打样回来一定要用频谱仪或示波器看起振波形，必要时微调电容值，让频率偏差尽量小。晶振下面所有层都要做覆铜禁止区，周围用地过孔围起来，晶振走线要用包地处理，防止高频谐波串到射频链路里。

复位电路很简单，EN引脚接一个10kΩ上拉到3.3V，再并一个100nF电容到地，形成约1ms的上电复位延时。这个RC延时的作用是等电源稳定后再释放芯片复位，防止芯片在电源未稳时就开始初始化，导致启动异常。

Strapping引脚是另一个重灾区。C5在芯片上电时会采样某些特定引脚的电平来配置启动模式、烧录模式、日志输出等，这些引脚的外部电路不能随意接。比如某个引脚如果被外设强行拉高，芯片可能直接进入错误的启动模式。我自己的习惯是：所有Strapping Pin先查Datasheet里的表格，在原理图里把它们的上下拉状态标注出来，然后复盘一遍上电瞬间的电平变化，确认没有冲突后再送去打样。

2.3 UART0烧录调试接口的接法

UART0是ESP32系列最经典的烧录调试通道，C5也不例外。虽然乐鑫现在很多芯片支持USB-Serial-JTAG烧录，但UART0接口在我眼里依然是不可替代的存在，因为它的兼容性最好，几乎所有的ESP32系列都认这一套。

接线方式说三遍都不嫌多：芯片的TXD接USB转串口工具的RXD，芯片的RXD接工具的TXD，GND一定要共地，千万不要只接TX和RX不接地，那样大概率会出现乱码甚至烧录失败。电平必须是3.3V TTL，不能直接怼5V，USB转串口工具如果只有5V输出，要先确认有没有电平转换，否则很容易打坏芯片IO。

完整的下载流程是：先把EN引脚和GND用跳线帽短接让芯片复位，然后按住BOOT（也就是下载模式对应的Strapping引脚）不放，松开EN复位，最后松开BOOT，芯片就进入下载模式了。这一步如果操作太快，芯片还没完成Boot ROM的采样就运行了，会进不了下载模式。很多新手卡在这里，其实就是手速太快，我建议在BOOT和EN上各留两个过孔或者焊盘，用杜邦线手动操作，比按键更稳定。

更自动化的做法是在UART0接口上加一个自动下载电路，用CH340的DTR和RTS信号来控制EN和BOOT。乐鑫官方的开发板上都有现成电路，原理图可以直接抄。如果不想抄，也可以用ESP32-C3/C6常用的“一键下载”方案，把DTR和RTS经过两个三极管、两个二极管组合后接到EN和IO9（具体引脚以C5手册为准），实现esptool自动切换复位和下载模式。

调试接口上我还建议加一颗1kΩ的串阻，串联在TXD和RXD线路上，作用是限流和抑制反射。只要不太影响波特率，这个电阻基本无害，但在静电测试或误接时能保护芯片IO。

2.4 射频前端与天线匹配设计

如果你用的是C5模组，射频前端基本不用操心，模组内部已经调好了。你需要做的只是保证天线周围的环境干净，并且让天线和模组之间的走线尽量短。如果用的是裸片，就要认真处理RFIO引脚到天线之间的匹配网络。

乐鑫的参考设计里通常会给出一个π型匹配网络，由一个串联电感和两个并联电容组成。这个网络的初始值可以直接抄参考设计，但注意这只是起点，因为你的PCB寄生参数和乐鑫的官方开发板不一样，天线类型也不一样，实际打样回来必须要调试。调试方法是用网络分析仪测S11参数，目标是在工作频段内让回波损耗尽量低，也就是让反射功率尽量小。如果没有网分，可以先按参考设计的值贴上，再通过实际通信距离和信号强度来粗调。

匹配网络里所有元件都要用高频特性好的型号。电感要选高Q值、自谐振频率高于工作频段的，电容要用C0G/NP0材质的，不能用X5R/X7R，因为后者的容值会随直流偏置变化，精度也不够。预留位置方面，串联元件和并联元件的焊盘都要留好，最好加上0402或者0201的小封装，方便调试时换值。

天线部分，如果是PCB天线，天线区域下方所有层都要挖空，不能有铜箔，包括地平面也不能留。如果是IPEX天线座，要从射频匹配网络出来一根50Ω微带线走到天线座，走线两侧打地孔，尽量短。2.4G频段的波长是12.5cm，1/4波长大约是3cm，所以天线净空区的长度按3cm左右来留；5G频段波长更短，净空区要求相对小一些，但为了保险，我会直接按2.4G的要求来留。

2.5 GPIO外设与信号完整性预留

C5的GPIO数量不算少，但很多引脚复用了特殊功能，分配的时候要做好规划。我的习惯是先列一个“引脚分配表”，把每个GPIO要接的外设、方向、上下拉状态、是否复用特殊功能全部列清楚，再开始画原理图。

模拟信号和数字信号要分开。ADC输入走线尽量避开数字信号，尤其是PWM、I2C、SPI这类快速翻转的信号，否则ADC采样结果会有毛刺。如果ADC的参考电压对精度要求高，可以在参考电源引脚上加强滤波，加一个RC低通滤波器，截止频率根据你的采样需求来算。

对外接口的保护也不能省。UART、I2C、GPIO这些引到板外的信号，建议预留ESD保护器件的位置，比如一颗低电容TVS管，或者串联一个几百欧的电阻。产品过静电测试的时候，这几颗不起眼的小元件能救命。

信号完整性方面，SPI Flash的时钟线、USB数据线（如果C5有USB功能的话）这类高速信号要注意走线长度尽量短，不要打过孔，或者把过孔数量压到最少。我见过有人把Flash放在板子另一面，CLK走线跨了大半个板子还打了三个过孔，结果代码经常随机跑飞，排查了几天最后发现是Flash时序问题。

3. PCB Layout：射频、电源、地平面一个都不能少

3.1 层叠结构：2层板还是4层板

很多做物联网小板的工程师喜欢用2层板，成本低、交期快。但C5这颗芯片，我的建议是尽量上4层板，除非你的产品完全不在乎射频性能和EMI表现。

2层板最大的问题是参考平面不完整。信号走线在顶层，底层虽然有铺地，但电源走线、其它信号线会把地平面切开，导致射频信号的回流路径被拉长，产生不必要的电感效应，直接表现为输出功率下降、灵敏度变差、谐波超标。C5支持5GHz频段，频率更高，对回路的电感更敏感，2层板翻车的概率比2.4G单频芯片高不少。

4层板的推荐叠层是：L1信号层、L2地平面、L3电源平面、L4信号层。这个叠层的优点是L2地平面完整，为L1上的所有信号提供了近参考平面；L3电源平面和L2地平面之间形成平板电容，对电源去耦有很大帮助。板厚1.6mm时，各层之间的介质厚度要根据板厂的能力来定，一般L1到L2的距离要控制在0.1mm到0.2mm之间，这样才能在合理的线宽下实现50Ω阻抗。

如果你一定要用2层板，也有办法：顶层全部走信号和器件，底层几乎全部铺地，电源尽量用粗线在底层走，走完后把底层剩余区域全部覆铜，并打尽可能多的过孔连接到顶层的地。射频走线下方不能有任何走线穿过，天线区域照样挖空。这样虽然不如4层板完美，但至少把风险控制到可以接受的范围。

3.2 50Ω阻抗与线宽计算

射频走线要做50Ω单端阻抗控制，这句话几乎每个硬件工程师都听过，但真正落到计算上，很多人就迷糊了。其实不用手算，直接找板厂的叠层参数，用免费的阻抗计算工具算就行，比如Polar SI9000、嘉立创的阻抗计算工具。

影响阻抗的主要参数是：走线宽度、走线到参考平面的介质厚度、介质介电常数、铜厚、阻焊厚度。同样是1.6mm四层板，L1到L2介质厚度0.1mm时，50Ω单端线宽大约0.15mm；如果介质厚度变成0.2mm，线宽要加大到0.3mm以上才能保持50Ω。所以别直接抄别人板子的线宽，必须先确定自己的叠层。

下面是常用的线宽和载流能力对照表，按外层1oz铜厚估算，仅供参考：

注意这个表是粗略估算，实际还要看允许温升、环境温度、走线长度和层数，4层板内层散热差，载流能力通常比外层低15%到20%。我做电源走线的时候习惯留出1.5到2倍的余量，C5这种峰值电流达到350mA的芯片，3.3V主供电线至少0.5mm宽，如果是长距离走线，还要加宽或者加铺铜。

3.3 天线净空与射频走线规则

天线净空区是C5 PCB设计中最重要的区域，没有之一。不管是板载天线还是外接IPEX天线，都要保证天线周围足够干净。我看过很多失败的案例，芯片选型没问题、原理图没问题，就是因为天线旁边放了一颗大电感或者一条平行走线，导致Wi-Fi信号强度直接掉了十几dB。

净空区的具体规则：天线在板边，天线区域正下方所有层挖空，包括地平面；天线两侧也尽量不要放金属器件，特别是高度较高的金属件，比如USB座子、屏蔽罩。如果产品有外壳，天线位置的外壳尽量不要用金属喷涂，也必须避开金属螺钉。这些看着都是小事，但对射频性能的影响是决定性的。

射频走线的规则可以总结成六条：走线最短、线宽按50Ω控制、走线下方参考地完整、两侧加地孔、避免直角拐弯、远离电感等高噪声器件。射频走线如果需要转弯，用45度角或者圆角，不要用90度直角。地孔的作用是加密参考地的缝合，让回流路径更连续，间距一般是走线到地的距离的2到3倍。

还有一点很多人会忽略：射频走线不要和晶振走线平行靠近，也不要从电源电感正下方穿过。电感和晶振都会产生磁场，干扰射频信号。我排布的时候会把射频区域、晶振区域、电源区域明确分区，相互之间留出隔离距离。

3.4 电源与接地：星型接地不是万能药

“星型接地”这个概念在模拟电路设计里经常被提到，但在ESP32-C5这种数模混合、还带射频的板子上，直接照搬星型接地会出问题。原因很简单：射频信号的回流路径要走最小的环路面积，如果强制把地分成模拟地、数字地、射频地，然后在某一点单点相连，反而把射频回流路径拉长了，产生不必要的电感，性能和EMI都会变差。

我的做法是：整个板子采用统一的完整地平面，不分割。模拟信号和数字信号通过合理的布局和布线来隔离，而不是靠物理分割地。ADC的参考地、模拟电源的地，都直接连接到主地平面，但要注意让模拟部分的回流路径和数字部分的回流路径在空间上分开，不要交叉。

电源走线要注意回流路径。芯片电源入口处的去耦电容，地脚一定要就近打过孔到地平面，离芯片电源引脚越近越好。如果去耦电容的地脚走很长一段线再到地孔，电容的退耦效果会大打折扣，电源上的高频噪声就会直接串到芯片内部。

还有一个细节是“过孔数量”。大电流路径上过孔不要只打一个，比如3.3V主供电阻要走0.5mm宽，但换层时如果只打一个0.3mm的过孔，载流能力可能不够。我习惯是大电流换层至少打2到3个过孔，分散电流，降低过孔温度。热词里提到的“PCB涡流损耗”，在开关电源的功率电感正下方尤其明显，大块铜皮在这种强交变磁场下会产生涡流，导致局部发热。我的做法是：电感正下方不要大面积铺铜，要么把电感位置下方的内层铜皮挖掉，要么用网格铜，减少涡流环路。

3.5 安装孔、拼板与可制造性细节

PCB上需要加螺丝孔的时候，很多人直接用普通过孔来做，这是有隐患的。螺丝孔分为金属化孔和非金属化孔，如果这个螺丝孔是要和外壳金属部分接触、或者要接大地，可以用金属化孔；如果只是安装固定，我建议用非金属化孔，周围保持净空，不要被地铜包围，否则在螺丝固定时可能形成地环路，反而引入噪声和ESD问题。

不管用哪种，安装孔直径要比螺丝外径大0.3到0.5mm，孔边到板边的距离至少要留板厚，不然容易碎裂。非金属化孔周围要留出禁布区，铜箔和孔壁保持0.5mm以上的距离，这样可以防止生产时铜箔毛刺。在AD或者Allegro里做这个操作很简单，放置一个焊盘或者过孔，属性选NPTH即可，但不要忘记在Keep-Out层画一个禁布区域。

可制造性方面，像我这种经常打样调试的人，最怕的就是拼板和工艺边处理不当。拼板时注意V-cut只能走直线，邮票孔适合异性板。每块小板子至少留3个Mark点，位置尽量成对角线分布。丝印不要压在焊盘上，差分线、射频线附近不要放丝印和测试点，否则会影响阻抗和信号质量。

4. 生产、焊接与调试避坑实录

4.1 UART0烧录流程完整演示

电路板打样回来后，第一件事不要急着上电，先拿万用表量一遍电源正负极有没有短路，尤其是3.3V和GND之间。很多板子一上电就冒烟，都是因为电源短路没查出来。确认无短路后，再上电，测3.3V输出是否正常。

上电正常后，接USB转串口工具，接线方式再确认一遍：交叉连接、共地、3.3V电平。打开串口工具，波特率设115200，按一下复位键，能看到乐鑫的Boot ROM打印日志说明芯片已经在跑了。如果日志乱码，先检查波特率、电平、地线，再看芯片供电是否稳定。

烧录操作我推荐直接用esptool命令行工具，简单直接，不依赖IDE。进入下载模式的标准操作是：按住BOOT、短按EN复位、松开BOOT。然后执行：

esptool.py --port COM3 erase_flash esptool.py --port COM3 write_flash -z 0x0 firmware.bin

如果执行后提示“Failed to connect”，十有八九是芯片没进入下载模式，检查BOOT和EN操作时序，或者手动把BOOT引脚直接短接到GND再复位。烧录时如果看到“Connecting… ____”一直跳，也是进入下载模式失败，不要急着换波特率，先确认引脚状态。

4.2 启动失败、乱码、反复重启的排查顺序

芯片反复重启是最折磨人的问题。我排查这类问题的顺序是固定的：先看电源，再看复位，再看时钟，最后看Flash。

电源问题最好查，示波器探头直接看3.3V波形，如果上电瞬间电压有跌落，或者纹波特别大，大概率是供电不足。可以试着外接一个电流稍大的电源，或者加大电容。曾经有一个客户的板子，问题是Wi-Fi一连接就重启，测了半天发现是DC-DC输出在射频瞬间被拉掉，加了一颗470uF电解电容后问题解决。

复位问题：测EN引脚的上电波形，如果上升沿太缓，或者有毛刺，芯片可能在初始化过程中被打断。这时候可以把复位RC的电容容量降下来，比如从100nF减到10nF，缩短复位时间。

时钟问题：用示波器测40MHz晶振引脚，注意探头要用1x档，带10x探头的电容可能会让晶振停振。如果波形杂乱或者干脆没有波形，检查负载电容和晶体焊接。晶振不起振还有一个容易忽略的原因——虚焊，尤其是QFN封装旁边的两个小晶振焊盘，肉眼很难发现桥连或空焊。

Flash问题：SPI Flash的信号线虚焊或者走线过长，会导致代码加载失败，表现为芯片上电后反复复位。逐根量QSPI信号线和Flash供电，必要时吹下来重新焊接。还有一种情况是Flash的CS引脚被外部电路意外拉低，导致Flash一直处于片选状态，通信全部异常。

4.3 射频性能差与电源纹波的关联排查

如果你发现Wi-Fi信号弱、吞吐率低、连接不稳定，不要一上来就怀疑天线匹配。先做一个实验：用USB线直接供电试试，排除电池供电或DC-DC供电的纹波影响。射频功放发射瞬间电流很大，如果电源动态响应跟不上，电压会被拉低，芯片会误判为掉电或者触发低压保护，表现为发射功率上不去、连接断开。

用一个简单的方法检查电源纹波：示波器探头设置交流耦合，带宽限制20MHz，测3.3V在Wi-Fi持续传输时的波形。如果纹波峰峰值超过80mV，先加强去耦电容，再考虑换LDO或者调DC-DC的补偿网络。

射频匹配的调试是最后一步。如果你有网分，把π型网络的串联元件断开，测天线端的S11，再慢慢调匹配；如果没有网分，就只能在固定的距离下对比不同匹配值的信号强度，方法笨但有效。还有一个容易被忽略的点：天线周围不要有螺丝、屏蔽罩、线缆等金属物体，调试时不要用手直接捏着天线，人手对天线的影响非常大。实测距离在开放空间做，不要在有金属遮挡的室内，否则数据会误导你。

4.4 热风枪拆焊与返修技巧

C5是QFN封装，手工焊接难度不大，但返修时最容易翻车的是大面积的电源模块或者屏蔽罩。热词里提到“大的电源模块从PCB上拆下来用热风枪没效果”，这个我深有体会，问题通常出在温度和风速控制不当。

拆大尺寸电源模块时，先把热风枪温度调到380℃到400℃之间，风速调到中低速，出风口对准模块的引脚区域，不要只吹中间，要把热量均匀带到四周引脚。对着模块画圈加热，大概30到60秒后，用镊子轻轻推动模块边缘，如果能推动，说明焊锡已经融化，再轻轻取下。这里的关键是不要硬撬，焊锡没完全融化时硬撬会直接掀掉焊盘。

更好的办法是配合底部预热台或者加热板使用，把PCB整体加热到150℃左右，再配合热风枪，大模块会好拆很多。如果没有预热台，可以先用热风枪对着模块和PCB的背面大范围预热一两分钟，让热量均匀渗透，再用高温小风嘴局部加热。拆下来的焊盘要清理平整，用吸锡带和助焊剂把残留焊锡清理干净，再上锡焊接新模块。

4.5 常见问题速查表

最后说点实在的

C5这芯片我前期踩了不少坑，最大的体会是：不要跳过参考设计直接放飞自我。ESP32系列发展到现在，乐鑫的硬件设计指南已经写得足够细，参考原理图和PCB Layout也都是经过验证的，你只需要在这个基础上做减法、加自己的外设，不要动不动就“优化”电源或者“改良”射频，翻车概率会低很多。

如果你现在打算做C5项目，我建议第一版板子多留一些测试点，尤其是电源、UART0、RF匹配网络这几个关键位置，不要想着板子越小越好，调试阶段宁可多花一点面积换方便。等产品稳定了，第二版再去做小型化优化。另外，画板时习惯性把版本号和日期写进丝印，别问我为什么这么说，等你手上堆着六七个版本的板子，你自然会懂。

这个项目后续如果换上更复杂的外设，比如要接以太网或者做音视频传输，C5的计算资源还有余量，但电源和PCB布局的压力会更大，到时候再单独写一篇拆解出来。