AP6256 WiFi蓝牙模块PCB设计实战：布局布线、阻抗与接地全攻略

说实话，以前最早接AP6256这个WiFi蓝牙二合一模块的项目时，我根本没太当回事。芯片小、外围少、参考设计一大堆，觉得照抄就行了。结果实际画完板子回来打样，一测：WiFi吞吐量忽高忽低，蓝牙连接动不动就断开，天线附近一靠近金属外壳，信号直接崩。那段时间没少熬夜抓瞎，后来把布局布线重新过了一遍，把电源、晶振、射频走线和接地逐项抠细节，问题才真正稳定下来。

如果你想自己做带无线功能的产品，不管是用AP6256还是其它WiFi/BT模块，PCB这一段都是绕不过去的坎。这篇不是给你抄Datasheet，而是把我实际做板、实测排障的整套思路和踩坑记录整理出来：从原理图核对开始，到布局分区、星型接地、晶振处理、50Ω阻抗走线，再到量产测试时碰到的那些奇奇怪怪的问题，尽量写得像我在旁边看着你画一样，能动手的绝不放空话。

1. AP6256模块的核心特性与项目规划思路

1.1 先搞清楚AP6256到底是个什么东西

AP6256是博通（现在归Cypress/Infineon）出品的一颗Combo芯片，单颗SoC集成WiFi和蓝牙，支持2.4G/5G双频WiFi，协议到802.11ac，蓝牙到5.0，接口上WiFi走SDIO，蓝牙走UART加PCM/I2S。这类芯片最大的特点是把射频前端、基带和协议栈全封装在一个很小的BGA或者QFN里，好处是集成度高，坏处是板级设计稍有不慎，性能就大打折扣。

很多刚入行的朋友会把它当普通数字芯片画，这是个误区。AP6256虽然外面看不到几根射频管脚，但它内部有PA（功率放大器）、LNA（低噪声放大器）、VCO和锁相环，还有敏感的26MHz晶振电路。这些电路对电源噪声、地回流路径、晶振附近干扰都非常敏感。你在PCB上看到的可能只是一根走线、一个电容位置的问题，在芯片内部就是接收灵敏度下降几个dB、EVM（误差向量幅度）超标、WiFi吞吐掉一截的后果。

所以做这个项目之前，我先给自己定了几条硬规矩：第一，原理图必须对照官方参考设计逐引脚核对，不能只看连接关系，还要看每个管脚外部元件的摆放位置；第二，布局要先画电源树和地分割思路，再摆芯片和天线；第三，布线时分清射频线、时钟线、高速数字信号线和电源线，不同类别的信号处理方式完全不同。

1.2 布局和布线到底在解决什么问题，以及FPGA、系统设计里的区别联想

经常有人问“布局布线的区别是什么”，我觉得用FPGA开发里常说的术语来类比特别好理解。FPGA里的“布局（Placement）”是把逻辑单元放进可编程逻辑块里，“布线（Routing）”是连接这些块之间的可编程连线资源。PCB设计也一样：布局决定空间关系，布线决定信号流向。布局管“谁挨着谁”，布线管“谁连到谁、怎么连、连多宽、走哪个层”。这俩是前后关系，布局搞错了，布线再漂亮也救不回来。

在我接触过的项目里，甚至见过有人用“grt全局布线”的思路去做PCB自动布线。EDA里那些自动布线工具，本质上干的就是“全局布线＋局部优化”的活：先规划大致通道，再逐段连接。但射频模块这类东西，自动布线基本只能用来拉电源或低速控制线，射频走线、晶振回路、地回流路径必须手工强制规划。

这里顺带提一个我的观点：AI自动PCB布局这几年确实猛，社区里也总有人发“一键布局”的演示，我也实际试过几次。结论是：对于纯数字逻辑、低速板卡，AI布局能省不少体力，它能自动根据连接关系做聚类；但是对AP6256这种带射频、带敏感模拟电路、带天线净空要求的板子，AI布局目前还非常“天真”。它不太会理解“天线下方不能走数字信号线”“晶振要靠近芯片引脚且周围不能铺铜”“去耦电容要贴着电源引脚放、而不是贴着芯片随便找个位置”。所以后面我会专门讲如何在传统手动布局流程里融入工具提高效率。

1.3 整个PCB设计的合理推进顺序

画一块AP6256的板子，我习惯的顺序是：

1. 拿到原理图，先查供电树，看清有几路电源、各自由谁供电、典型电压电流；
2. 查晶振电路，确认晶振频率、负载电容参数、并联电阻是否有；
3. 确认天线形式（板载天线/IPEX座/外置天线），确认天线区净空；
4. 做PCB叠层规划，确定射频走线所在层和参考平面；
5. 布局；
6. 布线与后处理；
7. 与结构、射频调试的人一起评审，再投板。

这个顺序看起来基础，但很多项目翻车就翻在没按顺序来。比如有人先把主要信号线都布完了才发现天线区域挡了结构件，或者GND铺铜乱成一团，最后只能推倒重来。

2. 布局思路与关键原则

2.1 为什么要先分区再摆件

AP6256模块的布局，我总结成一句话：射频区、数字区、电源区三区分离，芯片尽量靠近天线端口或连接器，但数字接口统一朝数字区走线。

具体操作上，我一般先把板子按功能区块划分：如果天线在板边，那AP6256就放在靠近天线的那一侧，射频走线尽量短、直、无过孔。如果天线是通过IPEX座子外接，那么IPEX座靠近板边放置，芯片到座子之间的射频线一样要短。数字端SDIO、UART这些信号统一从芯片另一侧出来，进入主控/SoC区域。电源从电源入口先做一级滤波，再分两路：一路给芯片供电，一路给其它数字电路，避免数字噪声通过公共电源路径串进WiFi射频供电。

这里有个很常见的错误：芯片摆得离天线很远，射频线穿过大半个板子才到天线，中间还跨过一堆数字走线，层还得换。这样插入损耗、寄生电容、回流噪声全来了。**射频走线的长度每增加一厘米，损耗和辐射风险都不是线性增长，而是指数级恶化。**所以板子再小，优先级也必须是“射频优先”。

对AP6256来说，芯片下方和射频走线周边的GND最好完整铺铜，并且在芯片底部打足够多的过孔接到主地，这既是散热需要，也是给射频电流一个紧贴参考平面的返回路径。我还习惯在芯片周围铺一圈地孔，像栅栏一样隔离外界干扰，这个做法在EMI测试时非常管用。

2.2 电源路径设计与星型接地（含嘉立创EDA实操）

AP6256的电源引脚不算复杂，常见的供电设计是一路主电源（如3.3V）进芯片，通过芯片内部LDO或者外部DC-DC、LDO降出内部电压。实际项目中，我更看重板级的电源分配，这里遇到的概念就是大家常说的星型接地。

星型接地（Star Ground）本质上就是：板子上所有敏感电路的地，都单独走线回到一个公共参考点，而不是像链条一样串在一起。我常用一个生活化类比来解释：把地想像成排水系统，如果所有水盆的下水管串在一根横管上，一个盆放水时另一个盆会被水顶到；如果各自用竖管汇到同一根主管，彼此干扰就小很多。电源分配同理。

在嘉立创EDA里做星型接地，我一般这样实现：先在原理图中把AGND（模拟地）、DGND（数字地）区分好，PCB中通过一个0Ω电阻或磁珠把AGND和DGND单点相连。然后电源入口的地、芯片射频地、晶振地、去耦电容地，各自独立走一小段铜皮/导线，最后统一回到板子主电源地的最中心点。注意，不是所有地都孤岛化，那样反而会造成回流路径断裂，而是在物理上把回流路径分叉，而不是共享一段长地线。

有个项目里，蓝牙射频部分一发射就导致主控复位，后来排查就是地路径问题。蓝牙的数字地、模拟地和主控地全部走了一条长长的主地线，发射大电流时地电位被抬高，主控误判复位。改成星型接地后，这个问题直接消失。

类似道理，485总线布线里强调的“共地”和“单点接地”，本质上也是同一件事：如果你在两块板之间用485通信，两块板的GND电位不一致，数据就是乱的。板内星型接地解决的是板内互相干扰，板间接地解决的是系统级参考电位，两者配合才稳定。

2.3 晶振布局与时钟走线

AP6256需要一个26MHz晶振给WiFi/蓝牙提供参考时钟，音频I2S还有可能用到另一路时钟，不管几路，晶振布局都是AP6256是否好用的生死线。我画AP6256时，对晶振这一块是当成独立小项目来处理的。

晶振布局有几个铁律：

• 晶振必须靠近IC的晶振引脚，走线越短越好。越短，寄生电容越小，起振越可靠。
• 晶振下方不得走其它信号线，也不得铺大块铜皮。很多人问为什么，因为晶振工作时会在周围产生交变电场，一旦下方/附近有平行走线，会产生耦合电容和串扰，轻则影响频率稳定性，重则把噪声耦合进VCO。
• 晶振负载电容（两个12~18pF左右的MLCC）与晶振引脚之间距离尽可能短，并且两个电容的地端直接打到最近的GND过孔，形成一个最小回流环路。
• 晶振周围不能有DC-DC电感、功率走线或强磁场元件，磁耦合是看不见摸不着的坑。

接晶振的两根走线，我实际使用中会让它们尽量等长、对称，因为在射频布局里晶振和IC之间会有微小的相位差影响，虽然26MHz不算高频，但对称性对EMI和谐波也有帮助。晶振本身最好放在板边或屏蔽罩附近，但要避开天线净空区。如果结构允许，晶振上放一个小的RF屏蔽罩或接地焊盘围住，对过认证、过EMI特别有效。

另外，晶振的负载电容值不能只看教科书公式，要按晶振厂家给的推荐值来。例如某26MHz晶振负载电容是9pF，那么两个匹配电容各选18pF串联等效后约9pF（还要扣除引脚寄生电容）。要是选错了，晶振频率就会偏，WiFi/蓝牙的频率同步会出问题，看起来像“连不上网”“搜不到设备”。

2.4 AI自动布局和传统手动布局如何结合

前面说过AI自动PCB布局的局限性，但也不是完全不能用。以我试过的几款布局工具为例，它们很适合做区域规划：你限定好元件区域和连接密度，工具能快速帮你生成元件聚类方案，省去大量来回拖拽的体力活。这类工具看的是连接关系、管脚密度、板框约束，但对以下内容是盲区：射频净空、天线净空、晶振环路、去耦电容与引脚之间的物理距离优先级。

我现在的做法是“先AI预布局，再手动精调关键区域”。AI跑完初版后，我会按前面说的三区分离原则把元件归位，重点检查：芯片旁边那几个关键电容是不是贴着IC供电引脚；晶振负载电容是不是靠近晶振；射频通路周围有没有大块铜箔和数字走线；IPEX座附近有没有被螺柱、屏蔽罩遮挡。检查完再让工具去自动扇出、走低速线，交互布线留给射频和高速信号。

这里也回应一下很多新手问的“FPGA布局和布线区别是什么”——FPGA里你可以把逻辑功能写成代码，布局布线交给EDA工具自动完成阈值收敛；但PCB上，尤其是射频板卡上，工具的自动结果是起点不是终点，真正负责性能的还是工程师的约束和判断。

3. 布线细节与阻抗控制

3.1 50Ω射频走线：线宽不是拍脑袋定的

AP6256的射频输出端口通常是50Ω单端信号，天线也是50Ω。如果PCB上这段走线阻抗明显偏离50Ω，就相当于在源端和负载之间插了一个不匹配的阻抗变换器，信号会在走线上来回反射，实际到达天线的功率大幅缩水。这就是为什么很多人画完板子发现“WiFi信号差，但很难找出原因”——不是芯片问题，是阻抗不匹配，功率全反射回去了。

50Ω线宽怎么算？常规FR-4板材，介电常数按4.2~4.6估算，1.6mm板厚、单端表层微带线，线宽大概在0.3mm到0.35mm之间。但别拿这个值直接去画，每家的板材参数、铜厚、半固化片厚度都不同，最好用工具算。

我常用的工具是Saturn PCB Toolkit（免费）或者用嘉立创EDA的阻抗计算器。算的时候主要填这几个参数：

• 目标阻抗：50Ω
• 叠层结构：表层微带线还是内层带状线
• 介质厚度：走线到参考平面之间的距离
• 介电常数：FR-4约4.2~4.6，高速材料看Datasheet
• 铜厚：1oz还是0.5oz

举个例子，我上一块板子用的叠层是：

• 表层铜厚1oz（35μm）
• 介质层到第二层GND是0.2mm
• FR-4介电常数4.3
• 微带线线宽算出来约0.33mm

于是我射频线按0.33mm来走。如果板厂实际叠层不同，我会在投板前和板厂确认再微调。还要注意：走线宽度在整段射频线上要尽量一致，别因为布线空间紧突然细一截，这里就成了阻抗突变点，实际影响和天线装歪差不多。

3.2 射频走线的“最后一厘米”问题

很多设计射频线主干部分处理得挺好，但到天线附近就露馅。天线焊盘周围、IPEX座周围、走线末端如果铺铜离得太近，也会改变射频信号的传输路径和辐射特性。

我习惯在射频走线两侧做“伴地”（Co-planar GND），即射频线两边留出一定间距的地铜箔，并通过过孔将两侧地缝合。这个做法能有效压制射频线两侧的噪声辐射，并给回流电流提供干净的参考平面。间距一般不小于射频线宽，具体参考阻抗计算工具里的共面波导模型。

还有一个非常容易忽略的地方：天线净空区正下方不能有完整的GND铺铜，否则天线等于贴着一块反射板，谐振频率偏掉，带宽变窄。有些项目赶工期，把IPEX座放在一个四层板边缘，但下面一层全是地铜，结果调试时发现匹配怎么调都差，最后把地铜挖掉才恢复正常。天线附近的地铜不是越完整越好，净空区要遵循Datasheet或模块手册里的要求。

如果射频线需要换层，必须有两个过孔伴地，过孔数量和走线阻抗都要考虑。简单说，过孔本身会引入寄生电感和阻抗突变，一般在射频走线上能不过孔就不过孔，实在要过就在旁边加地孔来补偿回流路径。

3.3 SDIO、UART和I2S信号怎么走

这部分别因为“不过才几十兆”就松懈了。SDIO是AP6256和主控之间的主要数据通道，跑WiFi吞吐量时数据量不低，信号沿完整性和串扰会影响吞吐上限。UART负责蓝牙HCI，虽然速度不高，但旁边的干扰会导致蓝牙命令应答丢包，表现就是连接不稳定。

SDIO布线我提几个要点：

• SDIO_CLK是一条单端时钟线，走线尽量短且直，避免穿过大电流电源区域。
• SDIO_DATA0~3和CMD尽量保持等长，给组内留出物理紧耦合的空间。我一般要求组内长度差控制在25mil以内，对AP6256这个速率足够。
• 这几根线最好包地处理，但包地时要确保地线完整且两端有过孔接地，不然相当于加了根半悬空的天线。
• 走线尽量在同一个层完成，减少换层。换层时旁边要加地孔，提供回流切换路径。
• 给SDIO信号加串联终端电阻（常见10Ω~22Ω），能有效抑制过冲和振铃。电阻位置靠近源端（主控侧），数值可以在调试时调整，不要照抄不加验证。

UART的RX/TX虽然是异步串口，但有些系统上蓝牙流量大会出现波特率误差累积导致丢包。布线时尽量把UART线远离DC-DC电感和开关节点，避免噪声耦合引起误码。

I2S（PCM）如果是音频应用，属于模拟音频信号，布线保持短、直接，尽量参考地平面完整，不要跨过电源分割区。

3.4 电源去耦与磁珠布线的实操要点

AP6256的内部射频PA在发射时电流动态变化很大，如果供电路径的高频阻抗偏高，瞬态电压跌落就会通过内部耦合影响射频性能，典型表现是发射功率上不去、EVM变差。所以电源去耦在AP6256这里不是“加几个电容”那么简单。

我的电源去耦方案是这样的：

• 主电源入口放一个大容值钽电容或电解电容（10μF~22μF），负责低频储能；
• 在芯片的每个电源引脚附近放一组MLCC：1μF、100nF、10nF，三颗并排摆放，引脚尽量靠近电源引脚；
• 芯片内部射频模块的电源引脚，参考设计一般有专门的RF LDO输出和去耦，这个位置的电容宁可多不能少，位置也不能挪远；
• 磁珠（Ferrite Bead）用在数字电源和射频供电之间做隔离时，要特别注意磁珠的额定电流和直流电阻。选太小电流的磁珠，一发射大电流就直接饱和，等于把电源通路堵住，芯片反复掉电复位。我有一次就是这个坑，换了额定电流大一倍的磁珠问题才消失。

去耦电容的接地端，一定要用独立的过孔直接打到主GND层，不要让电容的地和旁边信号的地在铜皮上绕路共享。去耦电容的作用是给芯片提供一条低阻抗的高频回流路径，如果这条路径绕了远路，就失去了意义。

3.5 工具实操：PADS和嘉立创EDA里那些容易误事的设置

有人习惯用PADS画这类板，我先提醒一个特别常见的坑：在PADS Router里，布线时提示“用于开始布线的项目未选定”，多数情况是PADS Logic和PADS Router之间没有正确“Link”，或者在ECO模式下没选择当前设计项目。解决办法是在PADS Layout中把当前设计设为“Make Current”，然后再打开Router，快捷键也可以重新导入网络表。这个问题和布线水平无关，纯粹是软件操作同步问题，但能卡你半小时，所以提前记一下。

我在嘉立创EDA里画AP6256时，更关注布线宽度的规则设置。默认的布线宽度可能只有0.2mm，而射频线需要0.33mm，如果不单独设网络规则，拉出来的线截不了多宽。操作上：在“设计规则→网络”里给射频网络单独指定线宽，比如NET（RF_ANT）设成0.33mm，至少0.3mm，最大0.35mm；电源网络设成1.0mm以上，避免窄线走大电流发热；普通信号线维持0.15~0.2mm。这样在实际拉线时，工具会自动按网络规则切换线宽，不用手动一条一条改。

另外，星型接地怎么在嘉立创EDA里实现？地网络一般是全局一个GND，要分模拟地和数字地用0Ω电阻连接。操作上可以在原理图里把模拟GND命名为AGND网络，PCB布局时把AGND相关器件集中摆放，地铜皮只覆盖在模拟区域，通过0Ω电阻或磁珠连接到主GND。然后调整该电阻的位置，让AGND区的地电流全部汇到这个点。这个点在PCB上就是“星型接地的中心”。

3.6 层叠设计和EMI预防思路

EMI问题不是上了屏蔽罩就万事大吉，板级布局布线才是根源。我习惯AP6256这类板子优先做四层板：第一层放射频走线、时钟、主要信号；第二层整体GND；第三层电源、低速信号；第四层GND和天线净空区以外的地方尽量铺地。四层板比两层板EMI优势明显，射频回流和GND参考平面都干净很多。

层叠顺序上，射频线、晶振线尽量放顶层（参考第二层GND），这样射频电流在第二层有一个完整的回流平面，不会跑到第三层被电源平面干扰。如果电源也在第二层，那射频走线就得重新评估，最好调整层叠把第二层做成GND，电源放第三、四层。

EMI预防我还会做几件事：电源入口处加共模电感或磁珠、线上串阻尼电阻，降低开关噪声沿线缆外漏；SDIO/时钟线包地；高速信号换层处旁边打地孔；最后整板地孔尽可能密集，把多层地平面缝合起来，防止形成大的槽缝天线。

很多新手认为“过EMI是后期整改的事”，实际上AP6256这种无线模块的EMI很大程度上是由板内布线决定的。如果布局布线阶段把地回流处理好，时钟和射频线包好地，电源滤波到位，后期整改压力会小很多。

4. 常见问题与排查技巧实录

这一节把我在AP6256项目里实际遇到并排查过的问题整理成速查表，你可以对照自己的情况快速查。

4.1 WiFi功率上不去？先把这几个点一个个排除

功率上不去，第一反应别是改软件PA功率，先查硬件。我做的板子曾经测出来2.4G频段发射功率比参考设计低了3dB，不算特别严重，但吞吐上不去。排查路径是这样的：

先看供电：用示波器探芯片供电引脚，发射时电源电压有没有跌落。明显跌落就查去耦电容、磁珠额定电流、储能电容位置。

再看射频走线：用网络分析仪或TDR（时域反射计）测走线阻抗，普通公司没有的话就先核对线宽和叠层参数。如果线宽与阻抗计算值偏差超过10%，基本就是这里。

最后看天线匹配：AP6256那天线个别位置有π型匹配网络预留，如果天线阻抗不是刚好50Ω，需要微调谐振和匹配器件。这个要用网分测，没网分的话可以看蓝牙/WiFi的TX power和RSSI综合判断。

这里有个很典型的教训：我调试时主控芯片和AP6256之间SDIO线等长做得不好，CLK比DATA长了近100mil，结果WiFi吞吐量低，但单纯测射频功率又正常。这说明WiFi性能是链路整体问题，射频功率正常不代表用户体验正常。等长没做好的信号，眼图质量差，速率协商不上去。

4.2 蓝牙断连的那些“玄学”

蓝牙2.4G频段容易受WiFi、微波炉、USB3.0等干扰。但如果是在自己板子上BT连接断断续续，多半不是环境干扰，而是板内干扰。我遇到比较多的场景是UART信号上叠加了高频噪声。

UART线我在布局时如果离DC-DC开关节点太近，会上百mV的噪声叠加到波形上，蓝牙HCI层就频繁出错，连接就断了。解决办法是调整布线路由，远离DC-DC，UART线加串联电阻降低边沿速率，必要时加一个小RC滤波。

还有一种情况：蓝牙天线和WiFi天线共用时，RF开关控制时序如果错位，蓝牙会和WiFi抢时间片，但这是软件层面。硬件上，RF开关到天线的走线同样要保持50Ω，如果开关和天线之间走线过长或者阻抗不匹配，两种模式的表现都会变差。

4.3 天线净空没留够，EVM惨不忍睹

有些结构上必然把天线放在金属壳旁边，那就无法完全避开。至少要做到天线所在的板边区域，板内不要有铺铜，外壳金属件与天线的距离留够，天线高度不要被压到净空区里。

EVM测试超标时，我第一件事先看频谱仪上有没有明显的杂散，杂散多是电源或时钟串扰；如果杂散还好，再看天线S11回波损耗，回波差多是天线匹配问题或净空不足。

之前有一块板子，IPEX座到天线的连接线（Cable）非常长，而且模组地没有和板子主地充分缝合，结果蓝牙灵敏度差。后来在IPEX座附近多加了几颗地孔，把连接器外壳和板子主地缝合起来，灵敏度立刻好转。**连接器外壳接地这件事，很多人经常忘记。

4.4 晶振布线不良导致整板谐波超标

晶振相关的问题最隐蔽，因为你不太容易直接“看到”问题，它常常表现为其它指标变差。比如26MHz晶振如果和WiFi射频线距离过近，晶振的谐波会耦合进射频通带，导致EVM变差、发射杂散超标。

我做过的另一块板，晶振附近有一条很长的LED驱动PWM走线，结果认证测试里正好在26MHz倍频点上有尖峰。后来把PWM线移走、晶振环路缩小、晶振周围加地孔隔离，尖峰就压下去了。这就是前面强调“晶振按独立小项目处理”的原因。

4.5 485总线的布线经验和AP6256板内布线的交叉参考

说到485总线，其实它和AP6256的项目之间有一个可迁移的通用概念：共地与回流。485做远距离通信时要求总线两端共地、终端电阻匹配，否则反射会导致误码；AP6256的板内设计则要求数字地和射频地有很好的回流路径。很多做工业设备的朋友，要在一个板子上既放485接口又放WiFi模块，这时候485走线一定要远离WiFi模块天线区域。

我给一个比较实用的建议：如果板子空间允许，把485接口和WiFi模块分别放在板子两端，中间用主控隔开，这样485通信的高压瞬态、共模干扰不容易耦合到WiFi射频电路。一旦空间不允许，最差也要把485收发器的地引脚和AP6256区域的地分割开，用星型接地单点汇合，避免485通信的共模电流流经射频参考地平面。

5. 最后再聊几句我的实操体会

AP6256这类Combo芯片，画板子本身不难，难的是理解它里面射频、数字、电源三套系统对PCB的不同要求。我以前刚入行时总觉得“照抄参考设计，稳定就行”，后来被现实狠狠教育过：参考设计里的元件值可以抄，但元件摆放、走线空间、地回流、净空条件，每块板子都不一样，必须结合自己的结构、叠层、器件布局重新思考。

如果你也正在做这块板子，我最想提醒你三点：第一，射频走线、晶振、电源去耦这三处，花再多时间手工调整都不过分；第二，投板前用示波器和万用表先检查一遍电源短路、天线回路线是否断开；第三，拿到样机测试时，WiFi吞吐低、蓝牙断连、功率不足，先别急着怀疑芯片或软件，回到PCB上检查地回流和净空，通常问题就在那。

这个项目后续如果想再往前一步，可以加一个π型天线匹配电路预留位置，方便在射频调试阶段微调匹配参数，这是我吃过亏才学会的。希望这篇能帮你少走几步弯路。